- ออกจากโหมด Stealth และประกาศเปิดให้เข้าถึงล่วงหน้าสำหรับแพลตฟอร์ม ChipMaker แห่งแรกของโลก
- 3D Chiplet Composability ที่ทำให้ผลิตภัณฑ์ซิลิคอนใหม่ ๆ หลายพันล้านแบบเป็นไปได้
- การออกแบบชิปแบบ No-Code บนพื้นฐาน Chiplet ที่ทำงานอัตโนมัติเต็มรูปแบบ
- การจำลองชิปเชิงโต้ตอบบนพื้นฐาน RTL แบบไม่ต้องติดตั้งใด ๆ
- โรดแมปเพื่อลดต้นทุนการพัฒนาชิปลง 100 เท่า
- แพลตฟอร์ม ChipMaker
- ต้นทุนการออกแบบชิปแบบดั้งเดิมสูงเกิน 100 ล้านดอลลาร์ และต้องใช้ทีมผู้เชี่ยวชาญ 2–3 ปีตั้งแต่แนวคิดไปจนถึงการผลิต
- การออกแบบบนพื้นฐานชิปเล็ตมอบทางออกที่ทรงพลังสำหรับปัญหาเรื่องเวลาและต้นทุนของ ASIC แบบสั่งทำ โดยซ่อนความซับซ้อนทั้งหมดของการออกแบบวงจรไว้ภายในชิปเล็ตที่นำกลับมาใช้ซ้ำได้และผ่านการตรวจสอบแล้ว
- ก้าวไปอีกขั้นจากแค็ตตาล็อกชิปเล็ต ด้วยการสร้างแพลตฟอร์มที่ทำให้การออกแบบ การตรวจสอบ และการประกอบ system-in-package เป็นแบบอัตโนมัติได้
- ในเครื่องมือบนเว็บ ใช้ cloud FPGA เพื่ออิมพลีเมนต์ซอร์สโค้ด RTL ของแต่ละชิปเล็ตใน SoC แบบกำหนดเอง ทำให้สามารถทดสอบดีไซน์เฉพาะทางได้อย่างรวดเร็วและแม่นยำก่อนสั่งผลิตอุปกรณ์จริง
- eFabric Active Interposer
- แนวทางการออกแบบชิปเล็ตแบบ 2D/2.5D เดิมนั้นมีข้อจำกัดโดยพื้นฐานทั้งในด้าน Shoreline bandwidth ระยะทางการเดินสาย และความยืดหยุ่น
- เพื่อแก้ปัญหาเหล่านี้ บริษัทได้พัฒนา eFabric ซึ่งเป็น 3D interposer แบบกริดที่ทำงานเชิงรุก เพื่อปรับปรุงประสิทธิภาพการสื่อสารแบบ die-to-die และ Composability
- eFabric รองรับการรวมบล็อกประมวลผลที่สำคัญอย่างยิ่งผ่านชิปเล็ต eBrick แบบติดตั้ง 3D และรองรับการรวมความสามารถ IO นอกแพ็กเกจผ่านชิปเล็ต ioBrick แบบ 2D ที่อิง UCIe
- สถาปัตยกรรม eFabric มอบระดับประสิทธิภาพและความยืดหยุ่นของชิปเล็ตที่ไม่เคยมีมาก่อน:
- ตัวเลือกการประกอบ system-in-package แบบเฉพาะตัวหลายพันล้านรูปแบบ
- on-fabric bisection bandwidth 512Gb/s/mm
- แบนด์วิดท์ชิปเล็ตแบบ 2D 128Gb/s/mm
- แบนด์วิดท์ชิปเล็ตแบบ 3D 128Gb/s/mm2
- ประสิทธิภาพพลังงานของ 3D interconnect น้อยกว่า 0.1pJ/บิต
- eBrick 3D Chiplets
- จัดทำข้อกำหนดมาตรฐานชิปเล็ต 3D ทั้งด้านไฟฟ้าและเชิงกลแบบครบถ้วน เพื่อทำให้เกิด plug-and-play chiplet composability
- ประสิทธิผลของมาตรฐานเหล่านี้ได้รับการพิสูจน์ผ่านการออกแบบชิปเล็ตขนาด 2mm x 2mm ที่ทำงานร่วมกันได้ ซึ่งเรียกว่า eBricks:
- โปรเซสเซอร์ dual-issue แบบ quad-core RISC-V ที่รองรับ Linux
- embedded FPGA ขนาด 5K LUT
- SRAM 3MB - ตัวเร่งแมชชีนเลิร์นนิง 3 TOPS
- ตลาดเป้าหมายและการเปิดให้ใช้งาน
- ASIC แบบ composable chiplet ของ Zero ASIC เหมาะอย่างยิ่งสำหรับแอปพลิเคชันที่มีข้อกำหนดเข้มงวดด้านพลังงานและซัพพลายเชนที่หลากหลาย เช่น หุ่นยนต์ ความปลอดภัยยานยนต์ อากาศยานและกลาโหม การสื่อสาร 5G/6G การทดสอบและการวัดผล ซอฟต์แวร์กำหนดวิทยุ การผลิตอัจฉริยะ การวินิจฉัยทางการแพทย์ และการประมวลผลสมรรถนะสูง
- แพลตฟอร์มออกแบบและจำลอง ChipMaker สามารถเข้าใช้งานได้ทันทีที่ zeroasic.com
ยังไม่มีความคิดเห็น