IBM เปิดตัวเทคโนโลยีชิป 0.7nm ต่ำกว่า 1nm
(newsroom.ibm.com)- ในขณะที่อุตสาหกรรมเซมิคอนดักเตอร์กำลังเข้าใกล้ขีดจำกัดทางกายภาพของการสเกลแบบดั้งเดิม IBM ได้เปิดตัวเทคโนโลยีชิปต่ำกว่า 1nm เป็นรายแรกของโลก บนพื้นฐาน โหนด 0.7nm·7 อังสตรอม
- ตั้งเป้ารวม ทรานซิสเตอร์ประมาณ 100,000 ล้านตัว ลงในชิปขนาดเท่าเล็บมือ ให้มีความหนาแน่นเกือบสองเท่าเมื่อเทียบกับชิป 2nm ของ IBM ในปี 2021
- โครงสร้างหลักอย่าง nanostack วางทรานซิสเตอร์ซ้อนในแนวตั้งและจัดวางแบบเยื้องกัน ทำให้สามารถทำ 3D sequential integration และปรับแต่งการผสมผสานวัสดุในแต่ละชั้นได้อย่างเหมาะสม
- ผลเทคโนโลยีที่เปิดเผยคาดว่าจะให้ ประสิทธิภาพสูงขึ้นสูงสุด 50% หรือ ประสิทธิภาพพลังงานดีขึ้น 70% เมื่อเทียบกับโหนด 2nm ของ IBM และงานวิจัย VLSI 2026 ยังยืนยันการสเกล SRAM ได้ 40%
- IBM มองว่าจุดนำ nanostack มาใช้เร็วที่สุดคือโหนดต่ำกว่า 1nm และคาดหวังเส้นทางสู่การผลิตได้เร็วที่สุด ภายใน 5 ปีข้างหน้า พร้อมโรดแมปการสเกลเซมิคอนดักเตอร์อย่างน้อย 10 ปี
โหนด 0.7nm และความหนาแน่นการบูรณาการ
- IBM เปิดตัว เทคโนโลยีชิปต่ำกว่า 1 นาโนเมตร รายแรกของโลกเมื่อวันที่ 25 มิถุนายน 2026 โดยสถาปัตยกรรมทรานซิสเตอร์ใหม่สอดคล้องกับโหนด 0.7nm หรือ 7 อังสตรอม
- ชิปใหม่นี้บรรจุ ทรานซิสเตอร์เกือบ 100,000 ล้านตัว ในพื้นที่ขนาดเท่าเล็บมือ
- มีความหนาแน่นเกือบสองเท่าเมื่อเทียบกับชิป 2nm ที่ IBM เปิดตัวในปี 2021
- เซมิคอนดักเตอร์เป็นเทคโนโลยีพื้นฐานที่ใช้ในคอมพิวติ้ง เครื่องใช้ไฟฟ้า อุปกรณ์สื่อสาร ระบบขนส่ง และโครงสร้างพื้นฐานสำคัญโดยรวม
- ตามผลเทคโนโลยีที่เปิดเผย ชิปใหม่นี้คาดว่าจะให้ ประสิทธิภาพสูงขึ้นสูงสุด 50% หรือ ประสิทธิภาพพลังงานสูงขึ้น 70% เมื่อเทียบกับชิปโหนด 2nm ของ IBM
- มีการยกตัวอย่างการใช้งาน เช่น generative AI, โครงสร้างพื้นฐานคลาวด์ และอุปกรณ์อิเล็กทรอนิกส์รุ่นถัดไป
- ตัวเลขดังกล่าวอ้างอิงจากผลของ “NanoStack Transistor Architecture for CMOS 7A Node and Beyond” ใน VLSI 2025
โครงสร้างทรานซิสเตอร์ 3D แบบ nanostack
- นักวิจัยของ IBM ได้พัฒนาสถาปัตยกรรมทรานซิสเตอร์ที่เรียกว่า nanostack สำหรับชิปใหม่นี้
- โครงสร้างนี้เป็นที่รู้จักในฐานะ การออกแบบบน nanosheet แบบสามมิติ รายแรกของอุตสาหกรรม
- ถูกแนะนำว่าเป็นโครงสร้างที่ก้าวข้ามเทคโนโลยี nanosheet ซึ่งเป็นสถาปัตยกรรมขั้นสูงเดิมที่ IBM คิดค้นขึ้น
- วางทรานซิสเตอร์ซ้อนในแนวตั้งและจัดวางแบบเยื้องกัน
- ใช้ 3D sequential integration เพื่อบรรจุทรานซิสเตอร์ลงในชิปเดียวได้มากขึ้น
- ในแต่ละเลเยอร์ที่ซ้อนกันสามารถใช้ การผสมผสานวัสดุ ที่แตกต่างกันได้
- สามารถปรับประสิทธิภาพและประสิทธิภาพการใช้พลังงานของทรานซิสเตอร์แต่ละตัวได้อย่างอิสระ
การตรวจสอบเชิงทดลองและการสเกล SRAM
- IBM ระบุว่าสถาปัตยกรรม nanostack สามารถผลิตได้จริงในเชิงกายภาพและรองรับ การคำนวณจริง
- การตรวจสอบเชิงทดลองประกอบด้วยผลลัพธ์ดังต่อไปนี้
- รอยต่อไดอิเล็กทริกฟิล์มบางพิเศษในการรวม CMOS
- การสาธิตฟังก์ชัน dual-channel engineering
- การทำงานของ CMOS inverter ที่ใช้งานได้จริง พร้อมประสิทธิภาพการสวิตช์ตามที่คาดไว้
- งานวิจัยใหม่ที่นำเสนอใน VLSI 2026 ให้ผลว่าสถาปัตยกรรม nanostack ให้ การสเกล 40% ใน SRAM
- ผลดังกล่าวอ้างอิงจาก “Area and Performance of Staggered-Channel Nanostack SRAM Bitcells”
- อาจนำไปสู่การออกแบบชิปที่มีประสิทธิภาพมากขึ้น และรองรับความต้องการข้อมูลแบนด์วิดท์สูงของเวิร์กโหลด AI ขั้นสูง
การสเกลระดับอังสตรอมและโรดแมป
- IBM มองว่าโครงสร้าง nanostack จะทำให้เทคโนโลยีลอจิกขยายลงไปได้ถึง ต่ำกว่าโหนด 1nm เป็นครั้งแรก
- สิ่งนี้ถูกประเมินว่าเป็นความก้าวหน้าของ การสเกลระดับอังสตรอม ซึ่งเข้าใกล้ขนาดของอะตอมเดี่ยว
- แม้ปัจจุบันโหนดทรานซิสเตอร์จะใช้ในความหมายของรุ่นเทคโนโลยีการผลิตมากกว่าขนาดทางกายภาพที่แน่นอน แต่เทคโนโลยี 0.7nm ของ IBM แสดงให้เห็นถึงความเป็นไปได้ของการสเกลอย่างต่อเนื่อง
- โรดแมปเซมิคอนดักเตอร์ของ IBM คาดการณ์ การสเกลในอนาคตอย่างน้อย 10 ปี บนพื้นฐานสถาปัตยกรรม nanostack ใหม่นี้
สถานที่วิจัย, High NA EUV และแนวโน้มการผลิต
- IBM และพันธมิตรดำเนินงานที่เกี่ยวข้องในศูนย์วิจัยเซมิคอนดักเตอร์ขั้นสูงที่ Albany รัฐนิวยอร์ก
- ศูนย์แห่งนี้มีแผนติดตั้งอุปกรณ์ High NA EUV lithography ในอนาคต
- เทคโนโลยีนี้ซึ่งพัฒนาโดย ASML ช่วยให้พิมพ์วงจรได้อย่างแม่นยำสูงมาก และสนับสนุนการผลิตชิปที่เล็กลงและทรงพลังขึ้น
- IBM ร่วมกับ Lam Research, Tokyo Electron และ SCREEN Semiconductor Solutions ได้พัฒนากระบวนการและเครื่องมือ High NA EUV ใหม่ร่วมกัน และได้สร้างอุปกรณ์ที่ใช้งานได้แล้ว
- IBM ยังเพิ่งประกาศแผนก่อตั้ง Anderon ซึ่งเป็น pure quantum foundry แห่งแรกของโลก
- Anderon จะดำเนินงานในฐานะบริษัทอิสระของ IBM
- มีเป้าหมายเพื่อใช้ความเชี่ยวชาญด้าน quantum computing และเซมิคอนดักเตอร์ของ IBM ช่วยให้สหรัฐฯ สามารถผลิต quantum wafer ส่วนใหญ่ของโลกได้
- IBM คาดว่าจุดที่เทคโนโลยี nanostack จะถูกนำมาใช้เร็วที่สุดคือ โหนดต่ำกว่า 1nm และมองว่ามีเส้นทางที่อาจนำไปสู่การผลิตได้เร็วที่สุดภายใน 5 ปีข้างหน้า
1 ความคิดเห็น
ความคิดเห็นจาก Hacker News
ดูเหมือนเป็นการสืบสานธรรมเนียมของการกล่าวอ้างเรื่อง ขนาดทางกายภาพ ต่อไปในทำนองว่า “เทคโนโลยีลอจิกสามารถขยายลงไปต่ำกว่าโหนด 1nm ได้เป็นครั้งแรก” ทั้งที่ไม่เกี่ยวกับขนาดของโครงสร้างจริงภายในชิป
สิ่งที่นำเสนอจริงคือ “nanostack architecture” ที่สร้างด้วยขนาดลักษณะเด่นราว 5nm และ IBM กำลังบอกว่าสิ่งนี้เทียบได้กับชิปสมมติที่ต่ำกว่า 1nm อย่างแท้จริง
ตัวผลงานเองน่าประทับใจ แต่ดูเหมือนในอุตสาหกรรมนี้จะมีนักการตลาดมากเกินไปหน่อย
ในซิลิคอน ความยาวเกตของ FET มีค่าต่ำสุดอยู่แถว ๆ 10~15nm และกระบวนการผลิต CMOS ปัจจุบันยังไปไม่ถึงขีดจำกัดนั้น
ถ้าจะทำทรานซิสเตอร์ให้เล็กกว่านี้ ต้องย้ายไปใช้วัสดุสารกึ่งตัวนำชนิดอื่น
ความหนาในแนวตั้งของหลายชั้นอาจอยู่ที่ไม่กี่ nm หรือต่ำกว่า 1nm ได้ แต่สิ่งนี้ไม่ได้สำคัญโดยตรงต่อความหนาแน่นของวงจร
สิ่งที่เรียกว่าขนาดโหนดนั้นหมายถึง ขนาดในแนวนอน ไม่ใช่ขนาดในแนวตั้ง และขนาดแนวตั้งราว 1nm นั้นเป็นสิ่งที่ทำได้มาตั้งแต่หลายสิบปีก่อนแล้ว เพราะขึ้นกับอัตราการเติบโตและเวลา
อุตสาหกรรมนี้ควรเลิกใช้คำว่า “ขนาด” ไปตั้งแต่หลายสิบปีก่อน และอธิบายกระบวนการ CMOS ด้วย ความหนาแน่น เช่น จำนวนลอจิกเกตต่อพื้นที่หนึ่งตารางมิลลิเมตร
แต่ถ้าใช้ตัวเลขจริง ฝ่ายการตลาดก็คงไม่ชอบ เพราะจะอ้างได้ยากว่าเทคโนโลยี “1nm” ดีกว่าเทคโนโลยี “2nm” ของบริษัทอื่น
มันเป็นตัวชี้วัดความหนาแน่นที่เทียบได้กับโหนด 28nm ราวปี 2010~2011 และทรานซิสเตอร์แบบระนาบก่อนหน้านั้น โดยโหนด “0.7nm” หมายถึงมี ความหนาแน่นของทรานซิสเตอร์ เทียบเท่ากับการย่อโหนดทรานซิสเตอร์แบบระนาบมาตรฐานลงไปถึง 0.7nm
น่าเสียดาย แต่ตอนนี้อุตสาหกรรมเซมิคอนดักเตอร์ก็เดินกันแบบนี้
เพียงแต่ขนาดลักษณะเด่นจริงไม่ได้อยู่ใกล้ 1nm และดูเหมือนจะทำความหนาแน่นนั้นได้ด้วยโครงสร้าง 3D แบบซ้อนชั้น
ทุกคำกล่าวอ้างก็ควรฟังแบบเผื่อใจไว้ระดับหนึ่ง
เพื่อให้ชัดเจน ไม่ได้แปลว่ามีส่วนใดบนไดที่มีขนาด 0.7nm จริง ๆ
มันใกล้เคียงกับการหมายถึงความหนาแน่นที่มากกว่ารุ่นโหนดก่อนหน้าประมาณสองเท่า และอุตสาหกรรมนี้ก็เหมือนตกลงกันว่าจะใช้คำว่า “นาโนเมตร” ต่อไป ทั้งที่ชื่อโหนดแยกขาดจากขนาดทรานซิสเตอร์จริงมาหลายปีแล้ว
Gen Alpha เกิดหลังจากนั้น และยังคาบเกี่ยวกับ Gen Z บางส่วนและ Gen Beta ด้วย
เผื่อใครสนใจ มีบทความเชิงลึกเกี่ยวกับเทคโนโลยีนี้ยาวกว่า 7,000 คำ
https://morethanmoore.substack.com/p/ibms-announces-07nm-pro...
ควรจำไว้ว่า IBM เป็นฝ่ายจ่าย 1.5 พันล้านดอลลาร์ เพื่อให้ GlobalFoundries รับช่วงโรงงานแฟ็บและธุรกิจบริการออกแบบของตนไป
ไม่ใช่ GF จ่ายเงินให้ IBM แต่ IBM จ่ายเงินให้ GF เพื่อยกแฟ็บให้ไป
https://www.reuters.com/article/technology/ibm-to-pay-global...
คงต้องรอดูว่าจะออกมาอย่างไร
เรื่องที่น่าประหลาดใจที่สุดคือ IBM ยังสามารถรักษา ห้องวิจัยซิลิคอน เอาไว้ได้อย่างใดอย่างหนึ่ง
ผมนึกว่าในตอนนี้มันกลายเป็นบริษัทที่ปรึกษาไปแทบหมดแล้ว
อย่างน้อยบางส่วนก็น่าจะมีไว้เพื่อวัตถุประสงค์แบบ “Trusted Foundry” สำหรับคงฐานการผลิตชิปในสหรัฐฯ เพื่อการทหาร
ตามรายงานของ NYT IBM ดำเนินห้องวิจัย R&D และนำเทคโนโลยีที่พัฒนาได้ไปให้สิทธิ์ใช้งานแก่บริษัทที่ผลิตชิปจริง
เป็นหนึ่งในองค์กรวิจัยอุตสาหกรรมที่ใหญ่ที่สุดในโลก และทำวิจัยด้านฮาร์ดไซเอนซ์มากกว่าบริษัทแทบทั้งหมด
ในภาพหนึ่งมีข้อความว่า “อะตอมซิลิคอน 15 แถว”
มันจะเล็กลงได้ถึงแค่ไหน มีขีดจำกัดไหม? อะตอมเดี่ยวคือจุดจบหรือเปล่า?
กฎของมัวร์ มีขีดจำกัดทางฟิสิกส์และระดับโมเลกุลหรือไม่?
ที่จริงก็ไปถึงมาค่อนข้างนานแล้วด้วย
ถ้าทำเกตของทรานซิสเตอร์ให้เล็กและบางพอ ผลเชิงควอนตัม จะเริ่มครอบงำ
อิเล็กตรอนจะสุ่มทะลุผ่านเข้าออกเกต ทำให้ทรานซิสเตอร์นำไฟฟ้าแม้ในเวลาที่ไม่ควรนำไฟฟ้า
ผมจำตัวเลขที่แน่นอนไม่ได้ แต่เป็นสเกลประมาณกว้างไม่กี่อะตอม
เท่าที่เรารู้ก็ไม่ได้มีวิธีหลีกเลี่ยงเรื่องนี้ชัดเจนนัก
ในสเกลนี้ อิเล็กตรอนไม่ใช่วัตถุทางกายภาพแบบเรียบง่าย ดังนั้นจึงไม่สามารถกันมันออกจากปริมาตรของอวกาศบางส่วนได้เฉย ๆ
ฟังก์ชันคลื่นของอิเล็กตรอนสามารถปรากฏในตำแหน่งที่ต้องการภายในกลุ่มเมฆความน่าจะเป็นของอิเล็กตรอนได้ และถ้าจะหยุดมัน ต้องทำรอยต่อฉนวนให้หนากว่ากลุ่มเมฆความน่าจะเป็นนั้น
https://en.wikipedia.org/wiki/Landauer%27s_principle
แต่การใช้อะตอมเดี่ยวเป็นองค์ประกอบในการคำนวณเป็นครั้งคราวก็ยังพอฟังขึ้นอยู่บ้าง
แล้วถัดจากนั้น ถ้าจะออกแบบควาร์ก-กลูออนพลาสมาให้เป็นโปรเซสเซอร์ล่ะ? ผมอยากดูตอนของ Star Trek แบบนั้นเหมือนกัน
จะจินตนาการแบบนั้นก็ได้ แต่กว่าที่เราจะไปถึงระดับนั้น ช่องว่างมันใหญ่พอ ๆ กับลิงในถ้ำที่เคาะหินกับการสร้าง iPhone
โครงสร้าง 3D แบบนี้จะขยายต่อในแง่ของ yield อย่างไร?
ถ้าคิดแบบตรงไปตรงมา ยิ่งเพิ่มชั้นแนวตั้งมากขึ้นก็น่าจะยิ่งกระทบ yield แบบทวีคูณ เลยสงสัยว่าในอนาคตอันใกล้นี้จะทำได้ในเชิงพาณิชย์หรือไม่
IBM จะทำให้สิ่งนี้เป็นเชิงพาณิชย์อย่างไร?
เป็นการไลเซนส์ให้โรงงานผลิตชิปหรือเปล่า?
IBM ทำเรื่องแบบนี้มาหลายปีแล้ว ผ่านการถ่ายทอดเทคโนโลยี สัญญาไลเซนส์ การสนับสนุน และวิธีอื่น ๆ
Rapidus, Samsung, GlobalFoundries, ST, SMIC, AMD ต่างก็เคยใช้ผลงาน R&D ของ IBM กับหลายโหนดและหลายผลิตภัณฑ์ในช่วงเวลาต่าง ๆ
ระบบนิเวศเซมิคอนดักเตอร์ระดับล้ำสมัยดูเหมือนก้อนมหึมาที่เชื่อมโยงกันไปหมด และ IBM ก็อยู่ลึกเข้าไปข้างในนั้น
ถ้าคุณซื้อเครื่องของ ASML เพื่อจะผลิตสินค้าด้วยกระบวนการนี้ คุณก็คงต้องจ่ายเงินให้ IBM สำหรับองค์ความรู้และการสนับสนุนที่ทำให้มันใช้งานได้จริง หรือแบ่งรายได้บางส่วน หรือทำข้อตกลงในรูปแบบอื่นตามแต่สถานการณ์
ยิ่งทั้งอุตสาหกรรมสามารถสร้างนวัตกรรมในเทคโนโลยีรอบข้างได้มากเท่าไร ก็ยิ่งดีกับ IBM ด้วย
เช่น ถ้าบริษัทเทคโนโลยีกระบวนการหลายแห่งทำให้มันมีประสิทธิภาพด้านต้นทุนมากขึ้นได้ ก็เป็นประโยชน์ต่อ IBM เช่นกัน
ก็คือไลเซนส์หรือไม่ก็ฟ้องร้อง
ได้ยินอยู่เรื่อย ๆ ว่า IBM ทำชิปสุดล้ำแบบนี้ได้ แต่กลับแทบไม่เห็นที่ไหนใช้ ชิป IBM จริง ๆ
แล้วพวกเขาทำสิ่งนี้ไปเพื่ออะไร?
เช่น ระบบจัดการสินค้าคงคลังทั้งหมดของ Costco รันบน IBM i หรือก็คือบน POWER
คุณยังเห็นหน้าจอเทอร์มินัลแบบดั้งเดิมได้ตามจุดต่าง ๆ ในร้าน
ธนาคารก็ใช้ z และ i กันเยอะมาก
ระบบพวกนี้แทบจะอยู่แต่ในดาต้าเซ็นเตอร์ คุณเลยไม่ค่อยได้เห็นโดยตรง แต่แค่มีไมโครเซอร์วิสสัก 50 ตัวคั่นอยู่ระหว่าง UI กับระบบบันทึกข้อมูลจริง เลยดูไม่ออก ทั้งที่จริง ๆ แล้วมีการโต้ตอบกับมันแน่นอน
หลังจากนั้นไม่ได้ทำงานกับอุปกรณ์ฝั่งนั้นแล้ว เลยไม่รู้สถานการณ์ล่าสุด
มีปัญหาใหญ่อยู่สองข้อ
หลายบริษัทก็ดูเหมือนจะทำแบบนั้น
แค่เนื้อหาบางอย่างอยู่นอกความเชี่ยวชาญของตัวเอง ก็ไม่ได้แปลว่ามันจะเป็นเรื่องเหลวไหลโดยอัตโนมัติ