Intel, Samsung, TSMC สาธิตทรานซิสเตอร์ซ้อนชั้นแบบ 3D

 (spectrum.ieee.org)
1 คะแนน โดย GN⁺ 2023-12-18 | 1 ความคิดเห็น | แชร์ทาง WhatsApp

Intel, Samsung, TSMC สาธิตทรานซิสเตอร์ซ้อนชั้นแบบ 3D

  • ในการประชุม IEEE International Electron Devices Meeting สัปดาห์นี้ TSMC เปิดเผย CFET (Complementary FET) ที่ซ้อนลอจิกซึ่งจำเป็นต่อชิป CMOS
  • CFET เป็นขั้นถัดไปบนโรดแมปของกฎของมัวร์ และทั้ง Intel, Samsung และ TSMC ต่างก็สาธิตว่าพวกเขาสามารถผลิตเทคโนโลยีนี้ได้

ความเห็นของ GN⁺

  • บทความนี้แสดงให้เห็นว่าผู้นำอุตสาหกรรมเซมิคอนดักเตอร์ยังคงสร้างความก้าวหน้าทางเทคโนโลยีอย่างต่อเนื่องตามกฎของมัวร์
  • เทคโนโลยีทรานซิสเตอร์ซ้อนชั้นแบบ 3D อย่าง CFET มีศักยภาพในการยกระดับประสิทธิภาพและประสิทธิผลของชิป จึงเป็นข่าวที่น่าสนใจสำหรับผู้ที่ติดตามความก้าวหน้าทางเทคโนโลยี
  • คาดว่าความก้าวหน้าทางเทคโนโลยีเหล่านี้จะช่วยเพิ่มประสิทธิภาพของอุปกรณ์อิเล็กทรอนิกส์หลากหลายประเภท เช่น สมาร์ทโฟน คอมพิวเตอร์ และดาต้าเซ็นเตอร์ ซึ่งอาจส่งผลกระทบโดยตรงต่อชีวิตประจำวัน

บทความที่เกี่ยวข้อง

1 ความคิดเห็น

 
GN⁺ 2023-12-18
ความคิดเห็นบน Hacker News
  • การเป็นผู้สังเกตการณ์ที่อยากรู้อยากเห็นในอุตสาหกรรมนี้มาหลายปีก็น่าสนุกดี บางครั้งกฎของมัวร์ก็ดูเหมือนชนกำแพง และผู้เชี่ยวชาญบางคนมองว่านี่เป็นสัญญาณชัดเจนว่ามันถึงขีดจำกัดแล้ว ขณะที่อีกกลุ่มบอกว่ากฎของมัวร์ตายไปแล้วตั้งแต่ราคาต่อตัวทรานซิสเตอร์เริ่มสูงขึ้น อีกบางคนก็มองว่าเป็นข้อจำกัดทางกายภาพ ว่าต่ำกว่าระดับนาโนเมตรหนึ่ง ๆ ลงไปจะทำไม่ได้แล้ว นอกจากนี้ยังมีข้ออ้างว่า Intel เพลิดเพลินกับสถานะเกือบผูกขาดมาตลอด 10 ปีที่ผ่านมาเลยชะล่าใจ และถูกเทคโนโลยีแสงอัลตราไวโอเลตของ TSMC เล่นงาน แต่ในอีกด้านหนึ่ง คนอย่าง Jim Keller ที่รู้จริงว่า “ไส้ในมันทำกันอย่างไร” กลับพูดอย่างกระตือรือร้นว่าเราไม่ได้เข้าใกล้ข้อจำกัดพื้นฐานสำคัญใด ๆ เลย และยังคาดหวังการปรับปรุงได้อย่างน้อย 1000 เท่าในอีกหลายปีข้างหน้า ไม่ว่าอย่างไร การได้เห็นวงการที่เติบโตอย่างต่อเนื่องมาหลายทศวรรษ ท่ามกลางคำทำนายที่แกว่งขึ้นลงราวกับรถไฟเหาะ ก็เป็นเรื่องที่น่าสนุกจริง ๆ
  • จุดที่น่าสนใจอย่างหนึ่งตรงนี้คือมันมี “device pitch” 48 - 50nm ซึ่งหมายความว่าทรานซิสเตอร์ในระนาบ XY มีขนาดเล็ก แต่มีระยะ pitch กว้างกว่า “5nm” หรือ “3nm” มาก คนที่คุ้นเคยกับการผลิตชิปจะรู้อยู่แล้ว แต่คนที่ไม่ได้เข้าใจลึกเรื่องการผลิตชิปมักเข้าใจผิดว่าคุณสามารถวางทรานซิสเตอร์ห่างกันแค่ 5nm ได้ ในแง่ของความหนาแน่น จำนวนทรานซิสเตอร์รวมในพื้นที่เท่าเดิมอาจเพิ่มขึ้นได้ราว 30 - 40% ถ้าดูจากดีไซน์อินเวอร์เตอร์ของ Intel หากยอมเพิ่มความลึกเป็นสองเท่า ก็น่าจะสร้างเซลล์ DRAM ที่กะทัดรัดมากได้ ชิปเล็ตที่มีหน่วยความจำ ECC DDR 8GB จะมีประโยชน์กับโปรเซสเซอร์ของพวกเขาและสถาปัตยกรรม FPGA ระดับสูง
  • คำถามทั่วไปเกี่ยวกับเซมิคอนดักเตอร์: ทำไมถึงไม่ให้ความสำคัญกับต้นทุนการผลิตมากกว่าความหนาแน่นของทรานซิสเตอร์ (การคำนวณ/ดอลลาร์)? CPU ไม่ได้มีขนาดใหญ่เป็นพิเศษ CPU ในคอมพิวเตอร์ของฉันอาจมีปริมาตรแค่ประมาณไม่กี่ช้อนเท่านั้น ถ้าอย่างนั้น หากการคำนวณกระจายตัวออกไป มันจะมีประโยชน์น้อยลงหรือไม่ (เช่น เพราะความเร็วในการสื่อสาร)?
  • ผมอาจจะพลาดอะไรไป แต่ปัญหาเรื่องความร้อนจะไม่ยิ่งใหญ่ขึ้นหรือ? ตอนนี้เรามีโซลูชันระบายความร้อนที่ค่อนข้างทรงพลังเพื่อดึงความร้อนออกจากพื้นผิวของชิปที่ค่อนข้างบาง ถ้าชิปกลายเป็นสามมิติมากขึ้น จะระบายความร้อนจากด้านในอย่างไร?
  • ในฝั่งอุปกรณ์จัดเก็บข้อมูล การเปลี่ยนจาก 2D MLC และ TLC NAND ไปเป็นการซ้อน 3D TLC (รวมถึงแบบที่มีจำนวนบิตสูงกว่านั้นซึ่งแย่มาก) ได้นำปัจจัยรบกวนที่ทำให้อายุการใช้งานของหน่วยความจำสั้นลงจริง ๆ เข้ามา เมื่ออ่านเซลล์ แรงดันไฟฟ้าจะไปเปลี่ยนสถานะของเซลล์ข้างเคียง ทำให้ต้องเขียนกลับซ้ำเพื่อรักษาสถานะนั้นไว้ นั่นหมายความว่าเพียงแค่อ่านข้อมูลก็ทำให้อายุการใช้งานของดิสก์ลดลง พวกเขากำลังขายสินค้าห่วย ๆ ให้เรา จากที่ผมเข้าใจปัญหานี้เล็กน้อย มันน่าจะแก้ได้ด้วยการใช้พื้นที่ผิวมากขึ้นเพื่อแยกแทร็กที่วิ่งผ่านสแต็กแนวตั้ง นั่นจะทำให้มีพื้นที่ผิวเท่ากับดีไซน์ 2D แต่มีความซับซ้อนมากกว่า แม้ว่าผมจะเคยอ่านงานวิจัย[1] ที่พยายามบรรเทาปัญหา (ไม่ใช่แก้) ด้วยการเพิ่ม latency ก็ตาม ดังนั้นตอนนี้เมื่อมาอ่านข่าวนี้เกี่ยวกับโปรเซสเซอร์ ผมก็สงสัยถึงความไม่สะดวกที่ผู้ใช้ปลายทางจะต้องเจอจากโปรเซสเซอร์ที่สร้างด้วยเทคโนโลยีแบบนี้ ไม่ว่าจะเป็นความน่าเชื่อถือของการคำนวณ ช่องโหว่ และอื่น ๆ ผมจินตนาการถึงปัญหา prefetch ในระดับทรานซิสเตอร์และเลยเขียนถึงช่องโหว่ไว้ (เป็นเพียงจินตนาการและการคาดเดาของผมล้วน ๆ) เพราะถ้าสิ่งนี้เกิดขึ้นจริงในอนาคต ก็พอมองภาพได้ว่าผู้ผลิตอาจออกแพตช์ที่เพิ่มเวลาแฝงแบบสุ่มหรือใส่อะไรบางอย่างเข้ามา จนประสิทธิภาพการคำนวณถอยหลังกลับไปราว 10 ปีก่อน และแน่นอน เรื่องความน่าเชื่อถือของการคำนวณด้วย มีมาตรการอะไรเพื่อหลีกเลี่ยงทั้งหมดนี้หรือไม่? ถ้าไม่มี ผมขอทิ้งคอมเมนต์นี้ไว้ตรงนี้สำหรับศาลในอนาคต
  • เมื่อเราไม่สามารถทำให้ชิปใหญ่ขึ้นในแนวนอนได้อีก เราก็ซ้อนทรานซิสเตอร์ขึ้นไปในแนวตั้ง เหมือนเรากำลังค้นพบตึกระฟ้ากันอีกครั้ง
  • สตาร์ตอัปเล็ก ๆ ชื่อ thruchip.com เคยทำ 3D stacking มาแล้วเมื่อ 10 ปีก่อน
  • ผลลัพธ์ในโลกจริงที่เราคาดหวังได้จากเทคโนโลยีนี้คืออะไร? มีใครรู้ไหม?
  • เนื่องจากมันยังเป็นช่องสัญญาณ GAA อยู่ ความยาวช่องสัญญาณจึงเท่ากับโหนด 3nm รุ่นล่าสุดหรือไม่?
  • สิ่งนี้จะเพิ่ม GHz หรือแค่เพิ่มจำนวนคอร์เท่านั้น?