Intel, Samsung, TSMC สาธิตทรานซิสเตอร์แบบซ้อน 3D

 (spectrum.ieee.org)
1 คะแนน โดย GN⁺ 2023-12-18 | 1 ความคิดเห็น | แชร์ทาง WhatsApp
  • Intel, Samsung และ TSMC เปิดเผยความคืบหน้าของ CFET ที่งาน IEEE International Electron Devices Meeting ทำให้โรดแมปยุคถัดไปที่ซ้อนทรานซิสเตอร์สองตัวสำหรับลอจิก CMOS ไว้ในโครงสร้างเดียวเริ่มชัดเจนขึ้น
  • CFET เป็นแนวทางที่ต่อยอดจากโครงสร้าง นาโนชีต (gate-all-around) หลังยุค FinFET โดยซ้อนให้สูงขึ้น และรวม nFET กับ pFET ในแนวตั้ง คาดว่าจะใช้เวลา 7–10 ปีกว่าจะนำไปใช้เชิงพาณิชย์ได้
  • Intel สร้างอินเวอร์เตอร์ CMOS บน fin เดียว และใช้ backside power delivery เพื่อเชื่อมต่อทรานซิสเตอร์ด้านล่างจากใต้ซิลิคอน ลดความแออัดของการเดินสาย พร้อมทำ contacted poly pitch ได้ 60nm
  • Samsung แสดงผลระดับอุปกรณ์แยกที่ CPP 48nm และ 45nm และปรับจากการกัดด้วยสารเคมีแบบเปียกเป็น การกัดแบบแห้ง เพื่อปรับปรุงฉนวนระหว่างซอร์สและเดรนของ pFET/nFET ที่ซ้อนกัน ทำให้อัตราผลผลิตอุปกรณ์ที่ใช้งานได้เพิ่มขึ้น 80%
  • TSMC ก็ทำ pitch 48nm ที่มีความหมายในเชิงอุตสาหกรรมได้เช่นกัน และใช้ชั้น SiGe ที่มีสัดส่วนเจอร์เมเนียมสูงเพื่อให้สร้าง ชั้นฉนวน ระหว่างอุปกรณ์บนและล่างได้ในขั้นตอนกระบวนการที่เร็วขึ้น

โครงสร้างทรานซิสเตอร์ถัดไปที่ CFET มุ่งไป

  • เมื่อผู้ผลิตชิประดับแนวหน้าทั้งสามรายสาธิต CFET แนวคิดโปรเซสเซอร์อนาคตที่เพิ่มความหนาแน่นของทรานซิสเตอร์ได้เกือบสองเท่าก็เริ่มเป็นรูปเป็นร่าง
  • CFET ย่อมาจาก complementary field-effect transistor เป็นวิธีซ้อนทรานซิสเตอร์สองชนิดที่จำเป็นต่อ CMOS logic ไว้ในโครงสร้างเดียว
  • อุตสาหกรรมชิปกำลังเปลี่ยนจาก FinFET ที่ใช้มาตั้งแต่ปี 2011 ไปสู่ นาโนชีต หรือทรานซิสเตอร์แบบ gate-all-around
    • ใน FinFET เกตจะควบคุมกระแสที่ไหลผ่าน fin ซิลิคอนแนวตั้ง
    • ในอุปกรณ์นาโนชีต fin จะถูกตัดออกเป็นริบบอนหลายเส้น และเกตจะล้อมรอบริบบอนแต่ละเส้น
    • CFET จะสร้างสแต็กริบบอนที่สูงขึ้น แล้วใช้ครึ่งหนึ่งกับอุปกรณ์ตัวหนึ่ง และอีกครึ่งหนึ่งกับอุปกรณ์อีกตัว
  • ตามวิธีที่วิศวกรของ Intel อธิบายไว้ใน IEEE Spectrum เมื่อเดือนธันวาคม 2022, CFET สร้าง nFET และ pFET ในแนวบนล่างผ่านกระบวนการแบบบูรณาการเดียว
  • ผู้เชี่ยวชาญมองว่าการเปิดตัว CFET เชิงพาณิชย์จะเกิดขึ้นในอีก 7–10 ปี แต่ยังมีงานอีกมากที่ต้องทำก่อนจะพร้อม

Intel: อินเวอร์เตอร์และการลดความแออัดของการเดินสาย

  • Intel เป็นบริษัทแรกในสามรายที่สาธิต CFET และเคยเปิดเผยเวอร์ชันเริ่มต้นในงาน IEDM ปี 2020
  • ครั้งนี้เน้นการปรับปรุงบริเวณรอบ อินเวอร์เตอร์ ซึ่งเป็นวงจรที่เรียบง่ายที่สุดที่ CFET สร้างขึ้น
    • อินเวอร์เตอร์ CMOS ส่งแรงดันอินพุตเดียวกันไปยังเกตของอุปกรณ์สองตัวในสแต็ก และส่งออกค่าลอจิกที่กลับด้านจากอินพุต
    • Marko Radosavljevic จาก Intel กล่าวว่าอินเวอร์เตอร์ถูกสร้างบน fin เดียว และเมื่อสเกลลงสูงสุดจะมีขนาดเหลือ 50% ของอินเวอร์เตอร์ CMOS ทั่วไป
  • เพื่อทำให้สแต็กทรานซิสเตอร์สองตัวกลายเป็นวงจรอินเวอร์เตอร์จริง จำเป็นต้องมี การเชื่อมต่อระหว่างกัน (interconnect) และการเดินสายนี้อาจกัดกินข้อได้เปรียบด้านพื้นที่
  • Intel ทำให้วงจรง่ายขึ้นด้วยการเชื่อมต่อทรานซิสเตอร์ด้านล่างจากใต้ซิลิคอน แทนที่จะเชื่อมจากด้านบน
    • วิธีนี้ใช้เทคโนโลยี backside power delivery ที่ Intel ตั้งใจจะนำไปใช้ช่วงปลายปีดังกล่าว
    • เทคโนโลยีนี้ทำให้สามารถวางการเดินสายได้ทั้งด้านบนและด้านล่างของผิวซิลิคอน
  • อินเวอร์เตอร์ที่ได้มี contacted poly pitch หรือ CPP อยู่ที่ 60nm
    • CPP เป็นตัวชี้วัดความหนาแน่นที่เทียบเท่าระยะขั้นต่ำจากเกตทรานซิสเตอร์ตัวหนึ่งไปยังเกตถัดไป
    • ปัจจุบัน CPP ของชิปโหนด 5nm อยู่ที่ประมาณ 50nm
  • มีการปรับโครงสร้างเพื่อปรับปรุงคุณสมบัติทางไฟฟ้าด้วย
    • เพิ่มจำนวนนาโนชีตต่ออุปกรณ์จาก 2 แผ่นเป็น 3 แผ่น
    • ลดระยะห่างระหว่างอุปกรณ์สองตัวจาก 50nm เป็น 30nm
    • ใช้เรขาคณิตที่ปรับปรุงแล้วในการเชื่อมต่อบางส่วนของอุปกรณ์

Samsung: CPP ที่เล็กลงและกระบวนการฉนวน

  • Samsung แสดงผล CPP 48nm และ 45nm ซึ่งเล็กกว่า 60nm ของ Intel แต่เป็นผลในระดับอุปกรณ์แยก ไม่ใช่อินเวอร์เตอร์เต็มรูปแบบ
  • ใน CFET ต้นแบบของ Samsung ที่เล็กลง มีสมรรถนะลดลงบางส่วนแต่ไม่มาก และนักวิจัยมองว่าสามารถแก้ได้ด้วยการปรับกระบวนการผลิตให้เหมาะสม
  • ความท้าทายหลักของ Samsung คือ การแยกฉนวนไฟฟ้าระหว่างซอร์สและเดรน ของอุปกรณ์ pFET และ nFET ที่ซ้อนกัน
    • หากฉนวนไม่เพียงพอ จะเกิดกระแสรั่วในอุปกรณ์ที่ Samsung เรียกว่า 3D stacked FET หรือ 3DSFET
  • Samsung เปลี่ยนขั้นตอนการกัดด้วยเคมีแบบเปียกเป็น การกัดแบบแห้ง ชนิดใหม่ และการเปลี่ยนแปลงนี้ทำให้อัตราผลผลิตของอุปกรณ์ที่ใช้งานได้เพิ่มขึ้น 80%
  • เช่นเดียวกับ Intel, Samsung ก็เชื่อมต่อด้านล่างของอุปกรณ์จากใต้ซิลิคอนเพื่อประหยัดพื้นที่
  • อย่างไรก็ตาม Samsung ใช้ นาโนชีต 1 แผ่น ต่ออุปกรณ์แต่ละตัวในคู่
    • Intel ใช้นาโนชีต 3 แผ่นต่ออุปกรณ์แต่ละตัว
    • นักวิจัยของ Samsung มองว่าการเพิ่มจำนวนนาโนชีตจะช่วยปรับปรุงสมรรถนะของ CFET

TSMC: pitch 48nm และวิธีสร้างชั้นฉนวน

  • TSMC ก็ไปถึง pitch 48nm ที่มีความหมายในเชิงอุตสาหกรรมเช่นเดียวกับ Samsung
  • จุดเด่นของอุปกรณ์ TSMC คือวิธีสร้าง ชั้นไดอิเล็กทริก ที่เป็นฉนวนระหว่างอุปกรณ์ด้านบนและด้านล่าง
  • โดยทั่วไป นาโนชีตจะถูกสร้างจากชั้นที่ซ้อนสลับกันระหว่างซิลิคอนกับซิลิคอน-เจอร์เมเนียม
    • ในขั้นตอนที่เหมาะสมของกระบวนการ การกัดที่เจาะจงกับซิลิคอน-เจอร์เมเนียมจะกำจัดวัสดุนั้นออก
    • กระบวนการนี้ทำให้นาโนไวร์ซิลิคอนถูกปลดปล่อยออกมา
  • TSMC ใช้ SiGe ที่มีสัดส่วนเจอร์เมเนียมสูงผิดปกติในชั้นที่จะใช้แยกฉนวนระหว่างอุปกรณ์สองตัว
    • ชั้นนี้สามารถถูกกัดได้เร็วกว่าชั้น SiGe อื่น
    • ส่งผลให้สามารถสร้างชั้นฉนวนได้ก่อนถึงขั้นตอนปลดปล่อยนาโนไวร์ซิลิคอนหลายขั้นตอน

ความท้าทายที่ยังเหลืออยู่

  • CFET มุ่งหวังข้อได้เปรียบด้านพื้นที่ด้วยการรวมอุปกรณ์สองตัวสำหรับ CMOS logic ในแนวบนล่าง แต่ในวงจรจริง ความแออัดของการเดินสาย อาจลดข้อได้เปรียบนั้นลง
  • แนวทางของ Intel, Samsung และ TSMC ล้วนจัดการกับรายละเอียดการผลิต เช่น การเชื่อมต่ออุปกรณ์ที่ซ้อนกัน ฉนวน จำนวนของนาโนชีต และการลด pitch
  • ทั้งสามบริษัทแสดงผลสำเร็จในระดับสาธิตแล้ว แต่ CFET ยังไม่ใช่ผลิตภัณฑ์เชิงพาณิชย์ และใกล้เคียงกับ ขั้นวิวัฒนาการถัดไปบนโรดแมป มากกว่า
  • เนื่องจากคาดว่าจะใช้เวลาอีก 7–10 ปีกว่าจะนำไปใช้เชิงพาณิชย์ CFET จึงถูกมองว่าเป็นผู้สมัครสำหรับการสเกล CMOS ระยะยาว ไม่ใช่ตัวทดแทนทันทีสำหรับการเปลี่ยนผ่านกระบวนการในปัจจุบัน

บทความที่เกี่ยวข้อง

1 ความคิดเห็น

 
GN⁺ 2023-12-18
ความเห็นจาก Hacker News

  • การเฝ้าดูอุตสาหกรรมนี้มานานในฐานะ ผู้สังเกตการณ์ที่อยากรู้อยากเห็น เป็นเรื่องสนุกมาก
    เป็นครั้งคราวทุกครั้งที่กฎของมัวร์ชนกำแพง ก็จะมีผู้เชี่ยวชาญบางคนบอกว่าจุดจบใกล้เข้ามาแล้ว บางคนบอกว่ามันตายไปแล้วเพราะต้นทุนต่อทรานซิสเตอร์สูงขึ้น และบางคนก็บอกว่าเป็นข้อจำกัดทางฟิสิกส์ ดังนั้นหลัง X nm ไปแล้วจะเข้าใกล้ Y ไม่ได้
    ในทางกลับกันก็มีข้อโต้แย้งว่า Intel ตลอด 10 ปีที่ผ่านมาแทบจะชะล่าใจอยู่กับสถานะกึ่งผูกขาด จนถูกความสามารถด้าน การลิโธกราฟี EUV ของ TSMC เล่นงาน ขณะที่คนอย่าง Jim Keller ซึ่งเข้าใจการผลิตจริงเป็นอย่างดี บอกว่ายังห่างไกลจากข้อจำกัดพื้นฐานมาก และยังคาดหวังการปรับปรุงได้อีกอย่างน้อย 1000 เท่า
    ดูเป็นอุตสาหกรรมที่หาได้ยากมาก ที่สร้างการเติบโตแบบถล่มทลายอย่างสม่ำเสมอมาหลายทศวรรษ แต่ภาพอนาคตกลับหวือหวาราวรถไฟเหาะแบบนี้

    • ข้อจำกัดมีอยู่จริง Dennard scaling ตายไปตั้งแต่กลางทศวรรษ 2000 แล้ว และตอนนี้การใช้พลังงานต่อหน่วยพื้นที่เพิ่มขึ้น ในขณะที่พลังงานต่อการคำนวณเชิงตรรกะลดลงในกระบวนการผลิตระดับแนวหน้า
      ดังนั้นซิลิคอนจำนวนมากขึ้นเรื่อย ๆ จึงต้องอยู่ในสถานะ “dark” คือถูกปิดไฟไว้ และเปิดใช้เฉพาะงานเร่งความเร็วที่เกิดขึ้นไม่บ่อย นอกจากนี้ ในกระบวนการผลิตยุคหลัง ๆ ก็แทบไม่มีความคืบหน้าในด้าน ขนาดเซลล์ SRAM ที่ใช้ใน register file และ cache
      ต่อไป cache ต่อคอร์อาจเล็กลงเมื่อเทียบกัน และเพื่อชดเชยบางส่วนก็อาจมีการเพิ่ม eDRAM แบบ on-die หรือบนชิปเล็ตแยกต่างหากเข้ามาเป็นชั้น L4 ที่ช้ากว่า
    • นั่นเป็นแค่วิธีนำเสนอของสื่อกระแสหลักเท่านั้น ถ้าไปอ่านงานวิจัยจริงและบริบท จะเห็นว่าแก่นหลักตั้งแต่ต้นทศวรรษ 1990 คือ ความคุ้มค่าทางเศรษฐกิจ มาโดยตลอด
      ประเด็นคือ “มันแพงเกินไปที่จะรักษาวงรอบกระบวนการผลิตใหม่ทุก 2 ปี เลยไปต่อที่โหนด X ไม่ไหว” ในยุคสมาร์ตโฟนหลัง iPhone นั้น รวมแท็บเล็ตด้วยแล้ว มีคอมพิวเตอร์พกพาในกระเป๋าเพิ่มเข้ามาราว 2 พันล้านเครื่องต่อปี ซึ่งมากกว่าการคาดการณ์ที่มองโลกในแง่ดีที่สุดของโมเดลพีซีแบบดั้งเดิมที่ 400 ล้านเครื่องต่อปีถึง 5 เท่า
      ต่อให้ไม่รวมตลาดเซิร์ฟเวอร์ เครือข่าย GPU และ AI ตลาดรวมที่เข้าถึงได้ทั้งหมดในแง่จำนวนทรานซิสเตอร์และรายได้/กำไรก็ใหญ่กว่าที่เคยคาดอย่างน้อย 10 เท่า และนั่นทำให้เราไปได้ตั้งแต่ 22nm ถึง 3nm รวมถึง 2nm และ 1.4nm ด้วย ผมคิดว่า 1nm ในปี 2030 ก็ยังเป็นไปได้
      ในทางกลับกัน การคาดการณ์ต้นทุนของกระบวนการผลิตรุ่นถัดไป เช่น 2nm หรือ 1.4nm มักถูกประเมินไว้สูงกว่าความเป็นจริงเสมอ ในการบริหารโครงการขนาดใหญ่ การเผื่อให้มากไว้เพื่อรับมือเหตุการณ์แบบ Intel 10nm ก็สมเหตุสมผล แต่ TSMC ก็ทำได้ดีมากมาโดยตลอด
      จึงเกิดความไม่ตรงกันของการคาดการณ์จากทั้งสองฝั่ง และนั่นคือเหตุผลที่ “สัญญาณชัดเจนว่าความก้าวหน้าสิ้นสุดแล้ว” ทำนายพลาดอยู่เรื่อย ๆ
      ตัวเลข “ดีขึ้น 1000 เท่า” ถูกพูดต่อ ๆ กันมา แต่ตอนนั้น Jim Keller กำลังเปรียบเทียบ Intel 14nm ซึ่งราว ๆ กับ TSMC N10 กับขีดจำกัดทางฟิสิกส์เชิงสมมุติ ที่ 3nm เราผ่านมาแล้วอย่างน้อย 4 เท่า และขึ้นอยู่กับวิธีวัด ภายในปี 2030 อาจเหลือไม่ถึง 100 เท่าด้วยซ้ำ
      กระแส AI อาจช่วยดันต่อไปได้จนราวปี 2035 แต่ยังไม่มีหมวดผลิตภัณฑ์ใหม่แบบ iPhone เกิดขึ้น และเซิร์ฟเวอร์ของ hyperscaler เองก็มีขนาดใหญ่มากอยู่แล้วจนการเติบโตเริ่มชะลอลง
      สุดท้ายแล้วเราต้องลดต้นทุนการพัฒนากระบวนการผลิตระดับแนวหน้าให้ได้มาก และโดยส่วนตัวผมฝากความหวังไว้กับฝั่ง AI/ซอฟต์แวร์ รวมถึงยังต้องมีผลิตภัณฑ์ที่ช่วยขยายตลาดรวมที่เข้าถึงได้ต่อไป รถยนต์ไร้คนขับอาจจะเป็นจริงเสียทีในช่วงทศวรรษ 2030 แต่ก็ยังน่าสงสัยพอสมควร
    • Intel, TSMC และ Samsung ต่างก็เป็นทั้งลูกค้าและนักลงทุนของ ASML ซึ่งเป็นผู้ผลิต/พัฒนา เครื่อง EUV ตัวจริงไม่ใช่หรือ?
      อาจมีสัญญาแบบผูกขาดอยู่บ้างเล็กน้อย แต่เมื่อดูจากโครงสร้างผู้ถือหุ้นแล้ว ก็คงไม่ส่งผลมากในระยะยาว ตราบใดที่ยังมีความตั้งใจจะทุ่มเงินกับกระบวนการผลิตใหม่ สุดท้ายก็จะได้เทคโนโลยีนั้นมา
    • อย่างที่ Jim Keller เคยพูดไว้แบบโด่งดัง กฎของมัวร์ ยังไปได้ดี ยิ่งไปกว่านั้น จำนวนคนที่ทำนายจุดจบของกฎของมัวร์ก็เพิ่มเป็นสองเท่าทุก 18 เดือน ดังนั้นมันเองก็ยังทำตามกฎของมัวร์อยู่
    • มันสนุกที่จะเฝ้าดูและติดตาม แต่ก็ต้องจำไว้ด้วยว่านี่คืองานมหึมาที่ใช้ทั้งคนและงบประมาณมากอย่างเหลือเชื่อ
      ซอฟต์แวร์ยังพอทำเป็น “งานอดิเรก” ได้ แต่สาขานี้ไม่ใช่แบบนั้นเลย

  • เป็นช่วงเวลาที่น่าสนใจ ผมว่าจุดที่น่าสนใจตรงนี้คือมี device pitch 48~50nm
    กล่าวคือ ต่อให้ทรานซิสเตอร์ในระนาบ XY จะเล็ก แต่ความกว้างของ pitch ก็ยังใหญ่กว่า “5nm” หรือ “3nm” มาก คนที่รู้เรื่องการผลิตชิปจะเข้าใจ แต่คนที่ไม่ได้ลงลึกอาจเข้าใจผิดได้ง่ายว่าทรานซิสเตอร์สามารถวางห่างกันเพียง 5nm
    ในมุมของความหนาแน่น จำนวนทรานซิสเตอร์รวมในพื้นที่เท่าเดิมน่าจะเพิ่มขึ้นราว 30~40% เท่านั้น
    ถ้าดูจากดีไซน์อินเวอร์เตอร์ของ Intel ก็เหมือนว่าหากยอมเพิ่มความลึกเป็นสองเท่า ก็น่าจะทำเซลล์ DRAM ที่หนาแน่นมากได้ ชิปเล็ตที่บรรจุหน่วยความจำ ECC DDR 8GB อาจมีประโยชน์ทั้งกับโปรเซสเซอร์และสถาปัตยกรรม FPGA ระดับสูง

    • DRAM หนาแน่นมากงั้นหรือ? เคยเห็น DRAM ไหม? ค่า aspect ratio ก็สูงมากอยู่แล้ว และเท่าที่รู้ก็ไม่มีการซ้อน pass transistor กัน
      ตอนนี้ก็มี ชิปเล็ต DRAM แบบซ้อนชั้นอยู่แล้วในระบบระดับสูง แต่จนถึงตอนนี้แทบไม่เห็นนอกโลกของ GPU เลย และ MI300A ก็เกือบจะเป็นข้อยกเว้น

  • เป็นคำถามทั่วไปเกี่ยวกับสารกึ่งตัวนำ แต่สงสัยว่าทำไมถึงโฟกัสที่ความหนาแน่นของทรานซิสเตอร์มาก แทนที่จะเป็นต้นทุนการผลิต หรือก็คือ ปริมาณการคำนวณต่อดอลลาร์
    CPU ไม่ได้ใหญ่ขนาดนั้น CPU ในคอมของฉันเอง ถ้าวัดตามปริมาตรก็คงมีแค่ไม่กี่ช้อนโต๊ะ ถ้าอย่างนั้นถ้ากระจายส่วนคำนวณออกไปกว้าง ๆ มันจะมีประโยชน์น้อยลงหรือเปล่า เช่น เพราะความเร็วในการสื่อสาร?

    • แสงเดินทางได้ประมาณ 1 ฟุตในเวลา 1 นาโนวินาที ดังนั้นถ้าเป็นโปรเซสเซอร์ที่กว้าง 1 ฟุต ก็คาดได้ว่าน่าจะทำงานได้สูงสุดราว 1GHz
    • คุณอาจซื้อระบบหลาย CPU จากเมื่อหลายปีก่อนได้ในราคาถูกกว่าฮาร์ดแวร์สมัยใหม่มาก ซึ่งก็แทบจะใกล้เคียงกับแนวทางที่เสนอมา
      แต่ถ้าใช้งานเป็นประจำ สุดท้ายค่าไฟก็จะค่อย ๆ กินส่วนต่างที่ประหยัดได้ไป เมื่อเทียบกับการได้สมรรถนะการคำนวณเท่ากันจาก CPU เดี่ยวสมัยใหม่
    • โรงงานผลิตทรานซิสเตอร์ และถ้าขยายกระบวนการผลิตขึ้นหนึ่งขั้นก็จะผลิตได้เป็นสองเท่า ต่อให้ทำได้ดีมาก การลดต้นทุนก็อาจอยู่แค่ราว 10%
      เพราะฉะนั้นวิธีที่ดีที่สุดในการเพิ่มมูลค่าในอุตสาหกรรมชิปก็คือการทำให้ การย่อขนาด เป็นไปได้
      เพียงแต่คุณอาจไม่ได้ยินเรื่องนี้บ่อยนักในสื่อกระแสหลักหรือแม้แต่สื่อวิศวกรรม ผู้ผลิตและนักออกแบบส่วนใหญ่ดูเรื่องกำลังไฟ ประสิทธิภาพ พื้นที่ และต้นทุน หรือก็คือ เส้นโค้ง PPAC เพื่อหาจุดออกแบบที่เหมาะที่สุด
      สำหรับปัญหาการกระจายให้กว้าง หน่วยการผลิตไม่ใช่เวเฟอร์ แต่เป็นฟิลด์สำหรับการทำลิโธกราฟีขนาดประมาณ 25×35mm โดยในทางปฏิบัติการกระจายให้กว้างกว่านั้นมากทำได้ยาก และแม้จะพอทำได้ด้วย field stitching แต่ก็แพงมาก
    • ถ้าทำให้หนาแน่นขึ้น ก็สามารถแบ่ง CPU ออกเป็นชิ้นเล็กลงได้ และต้นทุนก็จะลดลงตามนั้น
      ถ้าทำให้หนาแน่นน้อยลง ก็อาจเพิ่มความถี่สัญญาณนาฬิกาได้สูงขึ้น แต่จำนวนคอร์ต่อ mm² จะลดลง
      AMD เลือกใช้ทั้งสองแนวทาง โดยมีแผนจะใส่ทั้งคอร์ Zen 4C แบบช้าแต่จัดวางหนาแน่น และคอร์ Zen 4 แบบเร็วที่บูสต์ไปถึงความถี่สูงสุดใน CPU แบบไฮบริด
    • นอกจากคำตอบที่มีไปแล้ว ข้อบกพร่อง ในกระบวนการผลิตก็มีโอกาสทำให้ทั้งชิปใช้งานไม่ได้มากขึ้นเมื่อชิปมีขนาดใหญ่ขึ้น
      เรื่องนี้เกิดได้กับชิปเล็กเหมือนกัน และหลายดีไซน์ก็รองรับการจัดการส่วนประกอบที่เสียอยู่แล้ว แต่โดยทั่วไปก็ควรลดจำนวนข้อบกพร่องต่อชิปให้ต่ำที่สุด

  • หรือฉันอาจกำลังพลาดอะไรไป แต่ ความร้อน ไม่น่าจะเป็นปัญหาใหญ่กว่านี้หรือ?
    ตอนนี้เราก็ยังต้องใช้ระบบระบายความร้อนที่ค่อนข้างหนักเพื่อดึงความร้อนออกจากพื้นผิวชิปที่ค่อนข้างบางอยู่แล้ว ถ้าชิปกลายเป็นทรงลูกบาศก์มากขึ้น ด้านในจะระบายความร้อนอย่างไร?

    • ถ้ายังเดินไปในทิศทางนี้ต่อ ก็สงสัยว่าเราจะได้เห็นการเปลี่ยนแปลงแบบสุดโต่งฝั่งการระบายความร้อนหรือไม่
      CPU die ถูกปรับแต่งมาให้ระบายความร้อนจากด้านเดียว วันหนึ่งอาจถึงขั้นที่ซ็อกเก็ต เมนบอร์ด และ heat spreader เปลี่ยนไปเป็นการระบายความร้อน CPU จากทั้งสองด้านก็ได้
      แต่ก็คงไม่ใช่ล่ะมั้ง ฉันนึกวิธีแก้แบบกึ่งสมจริงที่รวมทั้งชุดขาพินกับ heat spreader เข้าด้วยกันไม่ออก

  • ในฝั่งอุปกรณ์เก็บข้อมูล การเปลี่ยนจาก 2D MLC และ TLC NAND ไปเป็นการซ้อนชั้น 3D TLC และการเก็บข้อมูลหลายบิตที่โหดขึ้น ทำให้เกิด สัญญาณรบกวน ที่ลดอายุการใช้งานหน่วยความจำลงจริง ๆ
    ตอนอ่านเซลล์ แรงดันไฟอาจไปเปลี่ยนสถานะของเซลล์ข้างเคียง และเพื่อคงสถานะนั้นไว้ก็ต้องเขียนซ้ำแบบบังคับ ทำให้แค่อ่านข้อมูลก็ลดอายุของดิสก์ลง เท่ากับว่ากำลังขายของห่วยอยู่
    เท่าที่ฉันพอเข้าใจ ปัญหานี้อาจแก้ได้ถ้าใช้พื้นที่ผิวมากขึ้นเพื่อให้แทร็กที่วิ่งผ่านสแตกแนวตั้งอยู่ห่างกันมากขึ้น ซึ่งจะทำให้พื้นที่ผิวกลับมาใกล้เคียงกับดีไซน์ 2D แต่ความซับซ้อนสูงขึ้น
    แต่ฉันก็เคยอ่านงานวิจัย[1] ที่พยายามบรรเทาปัญหาด้วยการเพิ่ม latency ซึ่งไม่ใช่การแก้ปัญหาจริง
    เลยพอมาดูข่าวเรื่องการซ้อนชั้นของโปรเซสเซอร์ ก็เริ่มสงสัยว่าผู้ใช้ปลายทางจะต้องเจอความไม่สะดวกอะไรจากโปรเซสเซอร์ที่สร้างด้วยเทคโนโลยีแบบนี้บ้าง เช่น ความน่าเชื่อถือของการคำนวณหรือช่องโหว่ต่าง ๆ
    ที่เขียนว่าช่องโหว่ก็เป็นแค่จินตนาการและการคาดเดาล้วน ๆ ฉันกำลังนึกถึงปัญหา prefetch ระดับทรานซิสเตอร์อยู่ ถ้าวันหนึ่งมันโผล่มาจริง ผู้ผลิตอาจต้องออกแพตช์ด้วยการเพิ่ม latency แบบสุ่มหรือใช้มาตรการอื่น แล้วพูดว่า “ตอนออกแบบเราไม่รู้ว่าสิ่งนี้จะเป็นไปได้” พร้อมทำให้สมรรถนะการคำนวณถอยกลับไปเท่าระดับเมื่อ 10 ปีก่อนก็ได้
    แน่นอนว่า ความน่าเชื่อถือของการคำนวณ ก็เป็นประเด็นด้วย เรื่องพวกนี้มีการควบคุมจัดการเพื่อหลีกเลี่ยงอยู่หรือไม่? ถ้าไม่ใช่ ก็ขอฝากคอมเมนต์นี้ไว้เป็นหลักฐานสำหรับศาลในอนาคต
    [1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
    [2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...

    • ลอจิกที่หนาแน่นขึ้นไม่ได้มีปัญหาแบบเดียวกับอุปกรณ์เก็บข้อมูลไม่ลบเลือนที่หนาแน่นขึ้น เพราะลอจิกไม่ต้องการ การคงอยู่ของข้อมูล
      สิ่งนั้นแหละคือส่วนที่บริษัทอย่าง Micron หรือ Samsung แก้และหลบเลี่ยงได้ดีขณะออกกระบวนการระดับ Xnm สำหรับเทคโนโลยีเก็บข้อมูลเฉพาะทางและขยายต่อไป จึงทำได้ดีกว่าคู่แข่ง
      Intel, TSMC, GloFo และรายอื่น ๆ สามารถไปซื้อเครื่อง EUV รุ่นล่าสุดจาก ASML ได้ครบทั้งหมดถ้าต้องการ แต่ถึงอย่างนั้นในกระบวนการลอจิก TSMC ก็ยังนำอยู่หนึ่งโหนดเสมอ และในฝั่งสตอเรจก็เป็น Micron กับ Samsung ที่ชนะ
      เพราะแต่ละรายขัดเกลาปัญหาและรายละเอียดจุกจิกที่เกิดจากการย่อดีไซน์เฉพาะของตนให้เข้าใกล้ระดับต่ำกว่า nm ได้เก่ง ต่างจากบริษัทอื่นที่ทำไม่ได้ง่าย ๆ
      ถ้าการผลิตซิลิคอนระดับล้ำสมัยต้องการแค่มีเครื่อง ASML รุ่นล่าสุด ASML ก็คงผูกขาดเครื่องเหล่านั้นไว้ แล้วทำ vertical integration ผลิตชิประดับแนวหน้าขายเป็นธุรกิจเสริมไปเองแล้ว
    • จะเรียกว่า “ของห่วย” ก็คงเกินไป เพราะ 3D TLC NAND ขนาด 4TB รุ่นใหม่ ๆ สามารถเขียนทับทั้งไดรฟ์ได้ทุกวันนาน 3 ปี หรือก็คือ 3000TBW แบบนี้จะเรียกว่าขยะได้อย่างไร? ใครกันที่ต้องการเกินขนาดนั้น?
      เหมือนคุณกำลังพูดถึงคุณภาพตามใจชอบแบบ “อยากเขียนซ้ำได้หลายล้านครั้ง” ซึ่งไม่มีความหมายกับกรณีใช้งาน 99.9%
      ถ้าราคาเท่ากัน ฉันว่ามีไดรฟ์ 4TB ที่เขียนซ้ำได้ 1000 ครั้ง ดีกว่าไดรฟ์ 256GB ที่เขียนซ้ำได้ 1,000,000 ครั้งมาก

  • ตามข้อมูลใน Terminator fandom wiki, CPU ถูกจำลองและออกแบบเป็นหลักบนคอมพิวเตอร์ที่ใช้แพ็กเกจโปรแกรมสามมิติขั้นสูง และการทดสอบด้วยการจำลองสามารถทำได้แบบเรียลไทม์หรือที่ความเร็วสูงกว่า
    โครงตาข่ายทรงลูกบาศก์ของสถาปัตยกรรม CPU ต้นแบบบ่งชี้ถึง ไฮเปอร์คิวบ์ ซึ่งเป็นลูกบาศก์ในมิติมากกว่าสามมิติ
    ในการออกแบบคอมพิวเตอร์ ไฮเปอร์คิวบ์ถูกใช้เป็นรูปแบบการเชื่อมต่อทางกายภาพที่ช่วยลดระยะการสื่อสารและ latency ที่มีผลจริงระหว่างโปรเซสเซอร์ให้ต่ำที่สุด เมื่อไม่สามารถรู้ล่วงหน้าได้ว่าโครงสร้างการเชื่อมต่อเชิงตรรกะที่ซอฟต์แวร์ที่จะรันต้องการนั้นเป็นแบบใด
    สิ่งนี้รองรับความสามารถของ Neural Net ในการเรียนรู้ ปรับตัว และสร้างโครงสร้างการเชื่อมต่อเชิงตรรกะแบบใหม่

  • ในทางปฏิบัติแล้ว เราคาดหวังผลลัพธ์อะไรจากเทคโนโลยีนี้ได้บ้าง? มีใครพอรู้ไหม?

    • น่าจะได้ ชิปที่เร็วขึ้น ซึ่งทำงานคำนวณปริมาณเท่าเดิมด้วยพลังงานที่น้อยลง อย่างที่เป็นมาตลอด
      CFET เป็นเทคโนโลยีที่ใช้งานได้จริงมากและอยู่ในโรดแมปของโรงงานผลิตชิประดับแนวหน้าทั้งหมด เช่นเดียวกับ FinFET ในรุ่นปัจจุบัน หรือ GAAFET ที่จะมาในอีก 1~2 ปี มันทำสิ่งเดียวกับเทคโนโลยีชิปรุ่นก่อนหน้าในแก่นแท้ แต่ทำได้ดีกว่า
    • น่าจะต้องมี โซลูชันระบายความร้อน แบบใหม่ เป็นต้น
    • โทรศัพท์ที่หนาขึ้น

  • ถ้ายังเป็น ช่องสัญญาณ GAA อยู่ ความยาวช่องสัญญาณจะเท่ากับโหนด 3nm รุ่นล่าสุดหรือไม่?

  • แม้จะไม่ใช่ Intel, Samsung, TSMC แต่สตาร์ทอัพเล็ก ๆ อย่าง www.thruchip.com ก็ทำ การซ้อนชั้นแบบ 3D มาแล้วเมื่อ 10 ปีก่อน
    https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
    https://www.theregister.com/2014/02/21/thruchip_communicatio...

    • ถ้าสไลด์นั้นถูกต้อง ชิปซ้อนชั้นแบบคัปปลิงเหนี่ยวนำ ก็ดูน่าเชื่อถือพอสมควร
      สงสัยว่าสามารถคัปปลิงชิประหว่างตัวที่อยู่ติดกันด้วยวิธีเดียวกันได้หรือไม่ เพราะในแง่หนึ่งอาจมองว่า 2.5D สำคัญกว่าการซ้อนชั้นเสียอีก

  • แล้ว ความร้อน ในชิปแบบนี้เป็นอย่างไร? ทำไมมันไม่ละลาย?

    • ความหนาแน่นความร้อนก็คือความหนาแน่นความร้อน เทคโนโลยีนี้ไม่ได้เหมือนการเอา logic die สองตัวมาซ้อนกัน จึงต่างจากปัญหาความร้อนแบบนั้น
      การจ่ายไฟจากด้านหลัง เป็นการปรับปรุงที่สำคัญมากในแง่พลังงาน และส่งผลทั้งต่อการส่งพลังงานและการระบายความร้อน