เปรียบเทียบโรดแมปของ 3 ผู้เล่นหลักในธุรกิจฟาวด์รี
- ผู้เล่นฟาวด์รีรายใหญ่ 3 ราย ได้แก่ Intel, Samsung และ TSMC เริ่มเปิดเผยส่วนสำคัญของโรดแมปสำหรับเทคโนโลยีชิปรุ่นถัดไปในอนาคต
- ทั้ง 3 รายมีแผนจะเดินหน้าการสเกลทรานซิสเตอร์ต่อไปจนถึงช่วง 18/16/14 อังสตรอม และมีความเป็นไปได้ที่จะเปลี่ยนจาก nanosheet และ forksheet FET ไปสู่ complementary FET(CFET)
- AI/ML และการเพิ่มขึ้นอย่างมหาศาลของข้อมูลเป็นแรงขับเคลื่อนหลัก
- มีแนวโน้มใช้แอเรย์ขององค์ประกอบประมวลผลที่มีความซ้ำซ้อนและมีความเป็นเนื้อเดียวกันสูง เพื่อปรับปรุง yield
- แนวทางการติดตั้งชิปเล็ตหลายสิบหรือหลายร้อยตัวบนซับสเตรตแบบ 2.5D ก็มีแนวโน้มเพิ่มขึ้นเช่นกัน
- ทั้ง 3 รายกำลังพัฒนา 3D-IC แบบเต็มรูปแบบ และเตรียมนำเสนอทางเลือกแบบ heterogeneous ที่ซ้อน logic บน logic แล้วติดตั้งลงบนซับสเตรตด้วย (เรียกกันว่า 3.5D หรือ 5.5D)
แนวโน้มการออกแบบแบบปรับแต่งจำนวนมากที่เร่งตัวขึ้นอย่างรวดเร็ว
- การนำดีไซน์เฉพาะโดเมนออกสู่ตลาดให้เร็วกว่าเดิมมากเป็นสิ่งจำเป็นต่อการสร้างความสามารถในการแข่งขัน
- เพื่อให้เกิดสิ่งนี้ จำเป็นต้องมีการเปลี่ยนแปลงเชิงรากฐานในวิธีการออกแบบชิป การผลิต และการแพ็กเกจ
- ต้องอาศัยมาตรฐาน วิธีการเชื่อมต่อที่เป็นนวัตกรรม และความร่วมมือข้ามสาขาวิศวกรรมต่าง ๆ
- แนวทางนี้ที่เรียกกันว่า "การออกแบบแบบปรับแต่งจำนวนมาก" หมายถึงก้าวถัดไปของกฎของมัวร์
ความท้าทายของการทำให้ชิปเล็ตต่างสถาปัตยกรรมทำงานร่วมกัน
- ความท้าทายแรกคือการเชื่อมต่อชิปเล็ตต่างสถาปัตยกรรมให้ทำงานร่วมกันได้อย่างคาดการณ์ได้
- มุ่งเน้นการพัฒนามาตรฐาน Universal Chiplet Interconnect Express(UCIe) และ Bunch of Wires(BoW)
- การเชื่อมต่อลักษณะนี้เป็นข้อกำหนดสำคัญสำหรับทั้ง 3 ราย แต่ในขณะเดียวกันก็เป็นหนึ่งในจุดแตกต่างที่ใหญ่ที่สุดด้วย
- Intel ใช้ Embedded Multi-Die Interconnect Bridge (EMIB)
- พัฒนาชิปเล็ตที่มีฟังก์ชันจำกัดให้ตรงตามสเปกด้วยแนวทางแบบอิงซ็อกเก็ต
- มีชุดเครื่องมือออกแบบสำหรับการประกอบแพ็กเกจให้
- Samsung ใช้บริดจ์แบบฝังในตัวที่เรียกว่า 2.3D หรือ I-Cube ETM
- เชื่อมต่อซับซิสเต็มเข้ากับบริดจ์เพื่อเพิ่มความเร็วในการทำงาน
- สร้างมินิคอนซอร์เทียมที่มุ่งเป้าตลาดเฉพาะ
- เปิดตัวภาษาด้านเทคโนโลยีระบบของตนเองชื่อ 3DCODE
- TSMC ทดลองตัวเลือกที่หลากหลาย
- มีตัวเลือกการแพ็กเกจหลายแบบ เช่น บริดจ์แบบ RDL และ non-RDL, fan-out, 2.5D chip-on-wafer-on-substrate(CoWoS) และ System On Integrated Chips (SoIC)
- นำเสนอภาษาใหม่ 3Dblox เพื่อให้เป็นกรอบการออกแบบระดับบนที่ผสานองค์ประกอบทางกายภาพและการเชื่อมต่อเข้าด้วยกัน
โรดแมปเทคโนโลยีกระบวนการผลิต
- Samsung มีแผนเปิดตัวกระบวนการ 14 อังสตรอม SF1.4 ราวปี 2027 (ดูเหมือนจะข้ามช่วง 18/16 อังสตรอม)
- นำเสนอโรงแมปที่ซ้อนได 2nm(SF2) บนได 4nm(SF4X) แล้วนำไปติดตั้งบนซับสเตรตอีกชั้นหนึ่ง
- มีแผนจะซ้อน SF1.4 บน SF2P ตั้งแต่ปี 2027
- Intel มีแผนเปิดตัวกระบวนการ 18A ในปีนี้ และจะเปิดตัว 14A ในอีกไม่กี่ปีข้างหน้า
- Intel จะใช้ Foveros Direct 3D เพื่อซ้อน logic บน logic
- TSMC จะเพิ่มกระบวนการ A16 ในปี 2027
- CoWoS ถูกใช้อยู่แล้วใน advanced packaging ของชิป AI จาก NVIDIA และ AMD
- เทคโนโลยี SoIC มีเป้าหมายเพื่อซ้อนหน่วยความจำบน logic และรวมองค์ประกอบอื่น ๆ เช่น เซนเซอร์เข้าด้วยกัน
เทคโนโลยีนวัตกรรมอื่น ๆ
- Samsung ประกาศแผน HBM แบบปรับแต่งได้ ซึ่งเป็นการแพ็กเกจสแตก 3D DRAM ไว้ใต้เลเยอร์ logic ที่กำหนดค่าได้
- Intel กำลังพัฒนาเทคโนโลยี PowerVia ที่จ่ายพลังงานผ่านด้านหลังของชิป เพื่อแก้ปัญหาการจ่ายไฟเมื่อความหนาแน่นของทรานซิสเตอร์สูงขึ้น
- TSMC และ Samsung ก็กำลังพัฒนาเทคโนโลยีจ่ายไฟจากด้านหลังเช่นกัน
- Intel ประกาศแผนนำซับสเตรตแก้วมาใช้ ซึ่งมีข้อดีด้านความเรียบสูงและมีข้อบกพร่องน้อย
- TSMC และ Samsung ก็กำลังพัฒนาเทคโนโลยีซับสเตรตแก้วเช่นกัน
ความสำคัญของอีโคซิสเต็ม
- ความสามารถของฟาวด์รีในการสร้างอีโคซิสเต็มมีความสำคัญมากขึ้นอย่างยิ่ง
- เพราะอุตสาหกรรมเซมิคอนดักเตอร์มีความซับซ้อนมากจนไม่มีบริษัทใดทำทุกอย่างได้เพียงลำพัง
- อย่างไรก็ตาม ยิ่งจำนวนกระบวนการเพิ่มขึ้นอย่างต่อเนื่อง ก็จะยิ่งยากขึ้นที่ผู้ให้บริการ EDA จะรองรับทุกการเปลี่ยนแปลงหรือการปรับปรุงได้
บทสรุป
- ปัญหาในซัพพลายเชนเซมิคอนดักเตอร์และสถานการณ์ภูมิรัฐศาสตร์ ทำให้เกิดความจำเป็นในการปรับโครงสร้างการผลิตใหม่ในสหรัฐฯ และยุโรป
- แกนสำคัญของการแข่งขันคือ "ความสามารถในการส่งมอบโซลูชันได้อย่างรวดเร็วและมีประสิทธิภาพ"
- การแข่งขันของฟาวด์รีกำลังซับซ้อนขึ้นเรื่อย ๆ และตัวชี้วัดแบบเปรียบเทียบอย่างง่ายไม่สามารถใช้ได้อีกต่อไป
ยังไม่มีความคิดเห็น