ไดโอดแอนเทนนาของโปรเซสเซอร์ Pentium
(righto.com)- บริเวณสี่เหลี่ยมของซิลิคอนที่โดปบนไดของ Pentium รุ่นดั้งเดิมซึ่งเปิดตัวในปี 1993 และดูเหมือนไม่เกี่ยวกับวงจรนั้น แท้จริงคือ ไดโอดแอนเทนนา ที่ใช้ระบายประจุจากสายลวดยาวระหว่างการผลิต
- เกตออกไซด์ของ CMOS มีความหนาเพียงไม่กี่ร้อยอะตอม ทำให้ประจุที่สะสมบนสายลวดระหว่างการกัดด้วยพลาสมาสามารถนำไปสู่ ความเสียหายของเกตออกไซด์ ได้
- ปรากฏการณ์แอนเทนนาอันตรายกว่าในขั้นตอนระหว่างการผลิตมากกว่าบนชิปที่เสร็จสมบูรณ์แล้ว โดยเงื่อนไขสำคัญคือ สายลวดโลหะยาว ที่ต่อเข้ากับเกตเท่านั้นและยังไม่มีทางคายประจุ
- Pentium หลีกเลี่ยงปัญหานี้ด้วยการแบ่งสายลวด ใช้ชั้นโลหะด้านบน และแทรกไดโอด แต่ไดโอดมีต้นทุนด้านพื้นที่จึงติดตั้งไว้เฉพาะกับ สายลวดบางส่วนที่จำเป็น เท่านั้น
- วงจรรวมสมัยใหม่ก็ยังตรวจสอบสายลวดโลหะ โพลีซิลิคอน และเวียด้วย กฎแอนเทนนา ใน PDK โดยหากละเมิดก็อาจทำให้ชิปเสียหายและ yield ต่ำลงได้
จุดเชื่อมต่อชวนสงสัยที่เห็นบนได Pentium
- พบโครงสร้างที่สายลวดโลหะเชื่อมต่อเข้ากับบริเวณสี่เหลี่ยมเล็ก ๆ ของซิลิคอนที่โดปบนซิลิคอนไดของ Pentium
- พื้นที่นี้แยกจากวงจรส่วนที่เหลือ จึงไม่ชัดเจนว่ามีไว้เพื่ออะไร แต่แท้จริงแล้วมันคือ ไดโอดแอนเทนนา สำหรับป้องกันความเสียหายระหว่างการผลิต
- Intel เปิดตัวโปรเซสเซอร์ Pentium ในปี 1993 และ Pentium รุ่นดั้งเดิมที่นำมาวิเคราะห์มี ทรานซิสเตอร์ 3.1 ล้านตัว
- รุ่นที่กล่าวถึงคือ Pentium 80501 ชื่อรหัส P5 ซึ่งภายหลังถูกแทนที่ด้วย 80502 (P54C) ที่เร็วกว่าและใช้พลังงานต่ำกว่า
ทรานซิสเตอร์ CMOS และเกตออกไซด์ที่เปราะบาง
- โปรเซสเซอร์สมัยใหม่ประกอบด้วย วงจร CMOS ที่ใช้ทรานซิสเตอร์สองชนิดคือ NMOS และ PMOS
- ทรานซิสเตอร์ NMOS ทำงานเหมือนสวิตช์ระหว่างซอร์สกับเดรน และเกตเป็นตัวควบคุมมัน
- เกตทำจากโพลีซิลิคอน และระหว่างซิลิคอนกับเกตมี ชั้นออกไซด์ฉนวน ที่บางมาก
- ในปี 1993 ความหนาของเกตออกไซด์อยู่ราว 100~300 Å และบางมากจนเสียหายจากแรงดันเกินได้ง่าย
- เหตุผลที่ชิป CMOS ไวต่อไฟฟ้าสถิตก็เกี่ยวข้องกับความเปราะบางของชั้นออกไซด์นี้เช่นกัน
โครงสร้างชั้นและการเดินสายของ Pentium
- Pentium มีโครงสร้างที่วางทรานซิสเตอร์ซิลิคอนไว้ด้านล่าง แล้วซ้อนสายลวดโพลีซิลิคอนและชั้นสายลวดโลหะสามชั้นไว้ด้านบน
- โพลีซิลิคอน ใช้สร้างเกตของทรานซิสเตอร์ และใช้กับการเดินสายระยะสั้นด้วย
- ชั้นโลหะสามชั้นทำหน้าที่เชื่อมต่อวงจรต่าง ๆ ภายในชิป
- ชั้นโลหะล่างเชื่อมต่อกับซิลิคอนและโพลีซิลิคอน เพื่อประกอบเป็น logic gate
- ชั้นโลหะด้านบนใช้สำหรับการส่งสัญญาณในระยะไกลกว่า
- แต่ละชั้นถูกจัดวางให้ชั้นหนึ่งใช้กับสัญญาณแนวนอนเป็นหลัก และอีกชั้นใช้กับสัญญาณแนวตั้งเป็นหลัก
- การเชื่อมต่อระหว่างชั้นโลหะทำโดย เวียทังสเตน
- ในการออกแบบชิป งานสำคัญคือ routing ที่ต้องส่งสัญญาณผ่านหลายชั้นสายลวดพร้อมกับจัดวางวงจรให้หนาแน่นที่สุด
การกัดด้วยพลาสมาและปรากฏการณ์แอนเทนนา
- ในการผลิตวงจรรวม จะสร้างแต่ละชั้นโลหะให้สม่ำเสมอก่อน จากนั้นจึงใช้โฟโตลิโทกราฟีและการกัดเพื่อให้เหลือเฉพาะลายสายลวดที่ต้องการ
- ในช่วงแรกมีการใช้ การกัดแบบเปียก ด้วยกรดเหลว แต่มีปัญหากัดกินโลหะใต้ขอบมาสก์ด้วย จึงไม่เหมาะกับวงจรที่หนาแน่น
- ต่อมาจึงใช้ การกัดแบบแห้ง ด้วยพลาสมา ทำให้ควบคุมการกัดในทิศทางแนวตั้งได้ดีขึ้น
- การกัดด้วยพลาสมายังทำให้เกิด ความเสียหายต่อออกไซด์ที่เกิดจากพลาสมา ซึ่งเรียกเชิงอุปมาได้ว่าเป็นปรากฏการณ์แอนเทนนา
- เมื่อสายลวดโลหะยาวสะสมประจุจากพลาสมา อาจเกิดแรงดันไฟฟ้าสูงได้
- แรงดันนี้อาจทำให้เกิดรูในเกตออกไซด์ได้
- หรืออาจฝังประจุไว้ในชั้นออกไซด์ ทำให้ประสิทธิภาพของทรานซิสเตอร์ลดลง
- กลไกความเสียหายนี้อธิบายได้ด้วย Fowler-Nordheim tunneling ซึ่งเป็นการทะลุผ่านแบบเดียวกับที่ใช้ในกระบวนการลบของแฟลชเมมโมรี
สายลวดแบบใดที่มีความเสี่ยง
- ปรากฏการณ์แอนเทนนาไม่ได้เป็นปัญหากับสายลวดทุกเส้น แต่จะอันตรายในเงื่อนไขเฉพาะระหว่างการผลิตเท่านั้น
- ส่วนที่ไวต่อแรงดันเหนี่ยวนำคือ เกต ของทรานซิสเตอร์
- เพราะชั้นออกไซด์บางใต้เกตอาจเสียหายได้
- สายลวดที่ต่อกับซอร์สหรือเดรนปล่อยประจุลงสู่ซับสเตรตได้ จึงปลอดภัยกว่า
- ในชิปที่เสร็จสมบูรณ์แล้ว เกตทุกตัวจะเชื่อมต่อกับซอร์สหรือเดรนของทรานซิสเตอร์อื่น จึงไม่มีความเสี่ยงนี้อีก
- ปัญหาเกิดขึ้นระหว่างการผลิต เมื่อปลายด้านหนึ่งของเส้นโลหะต่อกับเกตแล้ว แต่อีกด้านยังไม่ได้เชื่อมต่อ
- เนื่องจากแรงดันเหนี่ยวนำแปรผันตามความยาวของสายลวด สายลวดสั้นจึงมีความเสี่ยงต่ำ
- มีความเสี่ยงเฉพาะชั้นโลหะที่กำลังกัดอยู่ในขณะนั้นเท่านั้น
- ชั้นล่างถูกแยกด้วยออกไซด์ระหว่างชั้นที่หนา จึงไม่รับประจุ
- ชั้นโลหะบนสุดถือว่าปลอดภัย เพราะถึงเวลานั้นการเชื่อมต่อต่าง ๆ ได้ครบแล้ว
วิธีหลีกเลี่ยงปัญหาแอนเทนนา
- วิธีลดปัญหาแอนเทนนามีหลัก ๆ อยู่สามแบบ
- สามารถแบ่งสายลวดยาวออกเป็นท่อนสั้น ๆ แล้วใช้จัมเปอร์บนชั้นโลหะที่สูงกว่าเชื่อมต่อกลับเข้าหากัน
- หากย้ายสายลวดยาวไปไว้บน ชั้นโลหะบนสุด ปัญหาก็อาจหายไปได้
- การเพิ่มไดโอดเข้าไปในสายลวดจะทำให้ประจุไหลลงสู่ซับสเตรต ซึ่งก็คือ ไดโอดแอนเทนนา
- ระหว่างที่ชิปทำงาน ไดโอดแอนเทนนาจะอยู่ในสภาวะ reverse bias จึงไม่ส่งผลทางไฟฟ้า
- แต่ระหว่างการผลิต มันจะช่วยให้ประจุไหลลงสู่ซับสเตรตก่อนที่ปัญหาจะเกิดขึ้น
โครงสร้างไดโอดแอนเทนนาใน Pentium
- บน Pentium ไดโอดแอนเทนนามองเห็นได้เป็นบริเวณสี่เหลี่ยมเล็ก ๆ ของซิลิคอนที่โดปบนได
- จากภายนอกมันดูคล้าย well tap มากจนทำให้สับสนได้
- well tap คือโครงสร้างที่ใช้เชื่อมต่อซับสเตรตหรือเวลล์เข้ากับแหล่งจ่ายไฟบวกของชิป
- ทรานซิสเตอร์ PMOS ของ Pentium ถูกสร้างอยู่ใน N-type silicon well
- เวลล์นี้ต้องถูกยกขึ้นไปยังแรงดันบวกของชิป จึงมีการวางบริเวณสี่เหลี่ยมของซิลิคอนโดปแบบ N+ จำนวนมาก
- ไดโอดแอนเทนนาก็ใช้ซิลิคอนโดปแบบ N+ เช่นกัน แต่ถูกวางลงในซิลิคอนชนิด P เพื่อสร้าง รอยต่อ P-N และทำงานเป็นไดโอด
- Pentium ไม่ได้ใส่ไดโอดไว้ในทุกวงจร แต่ใช้วิธี dynamic diode dropping โดยเพิ่มไดโอดแอนเทนนาเฉพาะเมื่อจำเป็น
- ในกรณีที่ไม่มีพื้นที่พอสำหรับวางไดโอด ก็พบตัวอย่างที่เชื่อมต่อไปยังไดโอดที่อยู่ไกลออกไปผ่านการเดินสายเพิ่มเติม
ความถี่ในการใช้งานใน Pentium และคำถามที่ยังคงอยู่
- ใน Pentium ไดโอดแอนเทนนาถูกใช้กับสายลวดเพียงสัดส่วนเล็กน้อยของทั้งหมด
- เนื่องจากไดโอดกินพื้นที่บนไดเพิ่ม จึงติดตั้งเฉพาะเมื่อจำเป็นเท่านั้น
- ดูเหมือนว่าปัญหาแอนเทนนาส่วนใหญ่ถูกแก้ด้วยการทำ routing
- ไดโอดแอนเทนนาพบไม่บ่อยนัก แต่ก็ปรากฏซ้ำมากพอจะสังเกตเห็นได้ระหว่างการดูได
- ไดโอดแอนเทนนาบางตัวเชื่อมต่อโดยตรงจากชั้นโลหะล่าง M1 ผ่าน M2 ไปยังสายลวดยาวบน M3
- โดยทั่วไปเชื่อกันว่าการทำ routing บนชั้นโลหะบนสุดช่วยป้องกันการละเมิดกฎแอนเทนนาได้
- ในกรณีดังกล่าว ดูเหมือนว่า ณ จุดนั้นจะมีการเชื่อมต่อกับซอร์สหรือเดรนอยู่แล้ว ทำให้ไดโอดดูซ้ำซ้อนและยังเหลือคำถามบางอย่างอยู่
กฎแอนเทนนาในกระบวนการสมัยใหม่
- ปรากฏการณ์แอนเทนนายังคงเป็นปัญหาที่ต้องคำนึงถึงในวงจรรวมสมัยใหม่
- โรงงานผลิตชิปจะให้กฎขนาดของสายลวดแอนเทนนาที่อนุญาตได้สำหรับกระบวนการผลิตเฉพาะนั้น ๆ เป็นส่วนหนึ่งของ PDK(Process Design Kit)
- ซอฟต์แวร์ออกแบบจะตรวจสอบการละเมิดกฎแอนเทนนา และหากจำเป็นก็จะปรับ routing หรือแทรกไดโอด
- ไม่ใช่แค่สายลวดโลหะเท่านั้นที่อาจทำให้เกิดความเสียหายจากแอนเทนนา แต่ โพลีซิลิคอน และเวียก็ทำได้เช่นกัน จึงมีกฎสำหรับชั้นเหล่านี้ด้วย
- สายลวดโพลีซิลิคอนมีความต้านทานสูง จึงมักถูกจำกัดให้ใช้ในระยะสั้นและเกิดปัญหาแอนเทนนาน้อยกว่าเมื่อเทียบกัน
- การละเมิดกฎแอนเทนนาไม่ใช่แค่ปัญหาเชิงทฤษฎี เพราะอาจทำให้ชิปเสียหายและได้ yield ต่ำมาก
1 ความคิดเห็น
ความคิดเห็นใน Hacker News
ผมติดตามการสนทนานี้มาตั้งแต่ Ken โพสต์ไว้ในซับเรดดิต /r/chipdesign เมื่อไม่กี่วันก่อน และรู้สึกดีที่ในเธรดนั้นมีการ ระบุที่มาและใส่ลิงก์ ไว้ด้วย
ผมเป็นวิศวกรออกแบบเชิงกายภาพที่ทำเลย์เอาต์ชิปของบล็อกเซลล์มาตรฐานระดับหลายพันล้านตัวด้วยซอฟต์แวร์ Cadence และ Synopsys ในโฟลว์ของเรา เราจะใส่ไดโอดแอนเทนนาให้กับพินอินพุตของทุกบล็อกโดยอัตโนมัติ
สำหรับสายภายใน เครื่องมือมักจัดการได้ดีพอที่จะหลีกเลี่ยงปัญหาแอนเทนนา ด้วยการตัดสลับไปมาระหว่างชั้นโลหะ
ประจุบางส่วนยังเกิดขึ้นใน กระบวนการ CMP ด้วย และชิปสมัยใหม่มีชั้นโลหะราว 20 ชั้น มีชั้น via ระหว่างนั้นจำนวนมาก และยังมีชั้นฐานที่มีทรานซิสเตอร์จริงอยู่ด้วย ดังนั้นการทำให้เวเฟอร์ราบเรียบก่อนสร้างชั้นถัดไปจึงสำคัญ
https://en.wikipedia.org/wiki/Chemical-mechanical_polishing
ผมเป็นผู้เขียนครับ รู้ดีว่านี่เป็นหัวข้อที่ไม่คุ้นเคยมาก แต่หวังว่าจะน่าสนใจสำหรับใครบางคน ถ้ามีคำถามก็บอกได้เลย
เงื่อนไขข้างเคียงแบบตั้งฉาก เหล่านี้ที่มองไม่ค่อยเห็นจากนอกวงการ ทำให้ทุกอุตสาหกรรมยากกว่าที่คิดไว้มาก
ทำให้นึกถึงโปรเจกต์ data warehouse ขนาดเล็กเมื่อไม่นานมานี้ ที่ผมต้องเริ่มใส่ใจไม่ใช่แค่ประสิทธิภาพเชิงทฤษฎีของคิวรีอย่างการมีหรือไม่มี index แต่ยังรวมถึงเงื่อนไขคนละเรื่องอย่างเวลาที่ต้องใช้เขียนข้อมูลระดับเทราไบต์บนดิสก์ใหม่ระหว่างงาน ETL ตอนกลางคืน และอัตราการเปลี่ยนแปลงของข้อมูลต้นทาง
บทความนี้ก็แสดงให้เห็นปัญหาคล้ายกันที่มีแต่ผู้เชี่ยวชาญในวงการเท่านั้นที่ตระหนัก การเดินสายเชื่อมต่อเชิงตรรกะก็เป็นการปรับให้เหมาะสมที่ยากอยู่แล้ว แต่ยังต้องทำให้เข้ากับ การปรับให้เหมาะสมเชิงกายภาพ ที่แข่งขันกันอยู่พร้อมกันด้วย
อีกอย่าง ผมสงสัยว่าหลังจากนั้นชิปเคยใช้ไดโอดนี้เพื่อวัตถุประสงค์อื่นไหม นอกจากให้การป้องกันระหว่างการผลิตแล้ว มันถูกออกแบบให้ทำหน้าที่จริงอะไรหรือเปล่า
เช่น ถ้าประจุสะสมขึ้นมา การสะสมประจุนั้นเองจะถูกใช้เป็นรูปแบบหรือช่องทางการสื่อสารระยะไกลบางอย่างระหว่างส่วนต่าง ๆ ของชิปได้ไหม ไดโอดที่คายประจุจะทำงานเหมือนการส่งผ่านการสื่อสารรูปแบบใดรูปแบบหนึ่งได้หรือเปล่า
ผมสงสัยว่ามันจะมี หลายวัตถุประสงค์ ได้ไหม เช่น ใช้เป็นอุปกรณ์นิรภัยระหว่างการผลิต และหลังการผลิตใช้เป็นทางระบายประจุด้วยการสั่นตำแหน่งที่สะสมประจุ ชาร์จโดยตั้งใจ หรือด้วยเหตุผลอื่น
ไดโอดเปล่งแสงก็เป็นไดโอดตามชื่อ ผมเลยสงสัยว่ามีการใช้งานแบบการสื่อสารกะพริบหรือไม่ เช่น ให้ประจุยุบตัวแล้วปล่อยแสง จากนั้นรับแสงนั้นมาใช้ส่งข้อมูล
นอกจากนี้ แม้จะไม่ลงลึก แต่ยังนึกถึงการใช้งานอย่างไดโอดความจุแปรผันสำหรับจูนเครื่องรับวิทยุ·ทีวี หรือไดโอดอุโมงค์·Gunn diode·IMPATT diode สำหรับสร้างการสั่นความถี่วิทยุ
สรุปคือสงสัยว่ามันมีประโยชน์อื่นนอกจากเป็นอุปกรณ์นิรภัยในการผลิตหรือไม่
เป็นเรื่องยอดเยี่ยมที่ได้เห็นการวิเคราะห์ไดขยายไปยังชิปที่ซับซ้อนขึ้นเรื่อย ๆ ทุกปี และ Pentium ก็เป็นเป้าหมายที่ดีเป็นพิเศษ เพราะมันเป็นจุดเปลี่ยนสำคัญของสถาปัตยกรรม x86 ที่นำไปสู่ชิปสมัยใหม่ในปัจจุบัน
ลิงก์ righto นี่ไม่มีจังหวะให้น่าเบื่อเลย
การอ่านตำราหรือวิกิกับการดูซิลิคอนที่ถูกตัดแล้วถ่ายใกล้ ๆ นั้นต่างกันโดยสิ้นเชิง เป็นบทความที่น่าสนใจมากและถ่ายทอดได้ดี
ประโยคที่ว่า “เมื่อชิปเสร็จสมบูรณ์ เกตของทรานซิสเตอร์ทุกตัวจะเชื่อมต่อกับซอร์สหรือเดรนของทรานซิสเตอร์ตัวอื่น” ค่อนข้างน่าสนใจ ตอนแรกดูเหมือนผิด แต่พอคิดใหม่ก็เหมือนจะถูก
ผมนึกถึง “พินอินพุตล้วน ๆ” แต่ก็สงสัยว่าพินแบบนั้นยังมี “ตัวต้านทาน” pull-up หรือ pull-down อยู่ และในซิลิคอนควรมองว่าเป็นของอย่างไดโอดหรือ FET ที่ไม่มีเกตจริง ๆ หรือเปล่า
ข้อเท็จจริงสนุก ๆ เกี่ยวกับ “แอนเทนนา” ในการผลิตชิป: มันไม่เกี่ยวอะไรกับแอนเทนนาจริงเลย
ระหว่างการผลิต ประจุอาจสะสมบนสายยาว ๆ ได้ เพราะสารเคมีที่เกี่ยวข้องไม่ได้เป็นกลางและมีปฏิสัมพันธ์กับสายที่เปิดเผยอยู่
ประจุนั้นต้องไหลออกไปที่ใดที่หนึ่งเพื่อปกป้องวงจรส่วนที่เหลือ และเรื่องนี้ไม่มีองค์ประกอบของ ความถี่วิทยุ เลย
ในเทคโนโลยีกระบวนการยุคหลัง ๆ โดยเฉพาะ 28nm ลงไป กฎการออกแบบเพื่อป้องกันเอฟเฟกต์ “แอนเทนนา” จึงมีมากขึ้นมาก
น่าสนใจที่แม้จะศึกษ technology อายุ 31 ปี ก็ยังประหลาดใจกับ ความซับซ้อน ของมัน
คนส่วนใหญ่แทบไม่รู้สึกเลยว่ามี ความพยายามทางปัญญา มากแค่ไหนฝังอยู่ในระดับเทคโนโลยีปัจจุบัน
แน่นอนว่าการอภิปรายเรื่องโครงสร้างวงจรรวมก็น่าสนใจ แต่ผมอยากชม ภาพถ่ายวงจร ที่เห็นในหน้านี้และหน้าอื่น ๆ ของเว็บไซต์เดียวกัน
ไม่ใช่แค่ช่วยให้เข้าใจ แต่โทนสีก็ยอดเยี่ยมและดูสบายตามาก
ไดโอดแอนเทนนามีไว้แค่ลดความเสียหายระหว่างการผลิตเท่านั้น หรือมี ผลระหว่างการทำงาน ในสภาพแวดล้อมที่มีสัญญาณรบกวนแม่เหล็กไฟฟ้าสูงด้วย?
ส่วน ไดโอด ESD ใช้ปกป้องอินพุตจากไฟฟ้าสถิตระหว่างการใช้งานชิป
อย่างไรก็ตาม เวลาคำนวณ timing ก็จะนำไดโอดเหล่านี้มาพิจารณาด้วย
อ่านแล้วหัวเราะและทำให้นึกถึงความทรงจำดี ๆ ผมทำงานที่ Intel ก่อนและระหว่างยุค Pentium และจำได้ว่าต้องทุ่มแรงไปมากแค่ไหนเพื่อแก้ เครื่องมือ EDA ให้จัดการเรื่องพวกนี้ได้
ผมขึ้นรถบัสกฎของ Moore ตอนเปลี่ยนจาก 180nm ไป 130nm และลงจากรถอีกครั้งตอนเปลี่ยนจาก 65nm ไป 45nm ซึ่งคิดว่าตัดสินใจถูกแล้ว
ตอนนี้นึกไม่ออกเลยว่าเครื่องมือ EDA ต้องรับมืออะไรบ้าง
วันนี้ผมเก็บ Pentium-75 มาจากร้านรีไซเคิลแถวบ้าน แล้วบทความนี้ก็ขึ้นหน้าแรกพอดี เจ๋งมาก ชิปตัวนี้คือ SX969
การถือชิปอยู่ในมือแล้วสามารถไปดูภาพไดของ Ken ได้มันยอดเยี่ยมจริง ๆ
แพ็กเกจเซรามิกที่ใส่ Pentium เหล่านี้ก็ค่อนข้างมีเอกลักษณ์ เวลาวาง CPU ลงบนโต๊ะจะมีเสียงเหมือนวางเศษแก้ว
ถ้าอยากดูไดข้างใน ใช้สิ่วแงะฝาแพ็กเกจออกได้ง่าย ๆ
มีเทคโนโลยีคล้าย OCR ที่อ่านชิปที่เปิดฝาแล้วโดยอัตโนมัติและกู้คืนลอจิกกลับมาไหม? ถ้าต้องจัดการรายละเอียดแปลก ๆ พวกนี้ทั้งหมด น่าจะยากพอดู
ต่อไปอยากเห็นด้วยว่าทำไมใน เทคโนโลยี SOI จึงต้องมีไดโอดแอนเทนนา
เมื่อซับสเตรตไม่ใช่ที่หลบภัยที่ปลอดภัยอีกต่อไป ออกไซด์จำนวนมากขึ้นมากระหว่างการผลิตอาจถูกแรงดันต่างศักย์ขนาดใหญ่คร่อมอยู่